MIPS指令多周期CPU设计.ppt

1、一、单周期电脑CPU性能分析二、MIPS指令多周期电脑CPU设置修订、4.4 MIPS指令多周期电脑CPU设置修订、一、单周期电脑CPU性能分析、完整的单周期电脑CPU结构、单周期电脑CPU特征、优点各指令占有一个电脑CPU周期逻辑设置修订较为简单。 时钟设置修正也简单缺点各配置零配件利用率不高的各配置零配件的大部分时间满足执行时间最长的指令要求Load指令CPI=1，一个单周期电脑CPU的各主要零配件的延迟，存储器(Memory):2ns运算器(ALU/Adder):2ns暂存器() 假设指令周期相对较长的所有指令都必须使用最长的周期，并且假设一个单周期电脑CPU，那么100指令3360 %

2、的Load指令10%的Store指令45%的修正逻辑指令20%的跳跃指令单周期的执行时间100*8=800ns可能的优化25 *。 例如，Adder可以使用ALU吗？ 二、在MIPS命令多周期电脑CPU设定纠正、多周期数据路径设定纠正构想组合逻辑中插入暂存器，分割后的数据路径大组合逻辑被分割成几个组合逻辑大延迟，多个阶段小延迟不同的命令执行占用不同的功能单元针织面料(不需要完成5个步骤)、 MIPS命令多周期电脑CPU控制支重轮设置修改思路、用于确定数据路径分割命令执行步骤的命令程序流程图每个命令步骤的功能被布置，并且给出相应的控制信号命令流表的命令执行步骤设置修改状态机用于为每个步骤的控制信

3、号设置控制信号生成逻辑、等等读取指令时，从PC提供地址，读取的指令保存在IR中。 数据的读写时，从结果暂存器给出地址，读出动作的读出数据保存在DR中，写入动作的写入数据从b暂存器给出。 暂存器栈内存由32个暂存器构成，可以用N1(rs )、N2 (rt )将两个暂存器的内容读出到云同步中，分别存储在a、b暂存器中。 您可以用ND (rd或rt )写入、或DI端的数据。 写入的数据来自结果暂存器或DR。 ALU已完成算术和逻辑运算，两个输入分别为a和b，其中a电路输入可选择a暂存器或PC，b电路输入可选择b暂存器或常数4，并且IR.immediate经代码扩展或扩展后向右移位两位的值。ALU的运

4、算数据： A OP B A OP扩展的Imme PC 4 PC扩展的Imme4，MIPS的ADD命令的执行过程，解码周期： A rs B rt，或者，指示IRMEMPC的回写暂存器栈内存rd C的周期： r型指令的实现是指指令IODR=0、ALUsrcA=0、ALUsrcB=01、ALUop=00， 设pcsrc的ALUop=00执行运算ALUsrcA=0、ALUsrcB=00、ALUop=00写回暂存器reg dst=1重写存储器=0、MIPS的LW命令的执行过程、解码周期： C A扩展imm周期：存储器DRM 执行回写暂存器栈内存rtDR周期：MIPS的BEQ命令的执行过程，指向IRMEM

5、PC周期：PC PC 4，的解码周期：结果暂存器PC SignExt(imm )，MIPS的j命令的执行过程， 解码周期： PC PC31.28 target 2，指IRMEMPC周期。IR MEMPC PC PC 4，Sif，Sid，Sexe，Smem，Swb，j命令，非j命令，Branch命令， Sif，Sid，Sexe，Smem，Swb，j命令CA op B CA象征符扩展(Imm )，条件成立的话PCR，状态迁移图和命令的各执行步骤的操作定功能，pcpc31. 28 (目标2 )，MemCB，RegrdC， 回写周期，ARegrs BRegrt，控制单元，主控制器FSM :功能，主控制器FSM :功能， 主控制器主控制器rfsm 3360地址计算，主控制器rfsm 3360地址计算，主控制器FSM 3360 lw， 主控制器FSM 3360 r-type，主控制器FSM 3360 beq，完成多重循环控制器FSM，主控制器rfsm主控制器FSM Control FSM: j，Con