数字式竞赛抢答器.ppt

1、欢迎观看EDA课程设计。数字经济响应器、摘要、我国科学技术的快速发展、电子行业这一新兴产业的发展变化更快。在体育比赛、证券、股票交易、各种智力竞争等许多行业和竞争场所，要求公正、快速的判决。现在在社会，智力比赛以更加生动的教育形式和方法引起观众和参加者的极大关注，在各种比赛中，经常有多组商品多组选手参加。这时，主持人对某个问题提问时，选手们都经过大河，对笔答问题有时间限制牙齿，届时会有警报提示。对于响应部分，必须首先确定哪个组的第一个按钮。为了公平，由可用作裁判的电路、一般响应电路、很多模块组成。本课程设计介绍了实现四人应答器的实用设计方法，根据设计要求，主要以锁和柜台功能以及VHDL语言开始

2、，但侧重于VHDL语言。首先简要介绍数字电路、EDA、VHDL等方面的知识，介绍设计要求和我的设计构想，利用VHDL语言特征，编写节目代码，最后介绍用摘要和应答器部分实验电路图和倒计时设计的电路图，使用QuayusII软件模拟的结果部分图附录等。目录，第1章。设计要求第2章。方案说明论证1。基本原理2。设计图3 .应答器的模块简介第3章。单位电路设计1。响应身份验证模块2。响应计时模块3。数据选择模块4。警示模组5。顶级档案6。顶级档案7 2。当应答者按下应答开关时，应答者判断第一应答者，指示该组的应答成功，并设置应答器，以便设置其他组参与者的应答开关无法工作的信号。如果提前回答，则将警告发送

3、给相应的参与者。3.系统具有零功能，当零信号有效时，应答者对上一轮的第一次应答者判断结果为零，返回初始状态。有4分功能。如果成功者符合得分条件，就增加相应的分数，如果回答错误，就不扣分。(David assell，Northern Exposure(美国电视电视剧)，牙齿程序说明论证，基本原理设计为四路智能应答器，因此牙齿应答器要求来自4茄子其他组的应答输入信号，识别第一个应答的信号，并通过数字、警报声等直观地显示组。)。回答问题所需的时间还必须包括计时、显示、超时警报、字典设置反应时间、重置和倒数计时启动功能。响应进程：主机按下系统重置键(RST)后，系统进入响应状态，计时模块和得分模块将初

4、始信号输出到数字显示器模块，并显示初始值。一个参与团队首先按下响应按钮，剩下的3号响应信号被阻挡，扬声器发出声音，组显示器模块向数字显示器模块发送信号，显示相应的响应成功组号。直到下一轮主持人将系统清理为零为止。(威廉莎士比亚、美国电视电视剧、美国电视电视剧)主持人确认了答案后，就发出倒数计时倒计时，接受信号并开始回答问题，然后开始计时显示器在规定的时间内，根据答案的中午决定加分或不扣分，通过数字显示器模块显示成绩。计时牙齿到0时，计时停止，扬声器发出超时警报信号，停止未回答问题。主持人给倒数计时停止信号时，扬声器停止了哭泣。如果参加者在规定的时间内回答问题，主持人可以给倒数计时停止信号，以免

5、扬声器响。主持人按了重置按钮。这意味着RST可以处于高级有效状态，清除以前的响应组，并开始新的第一次响应。(大卫亚设，美国电视电视剧，重置)牙齿响应者使用自上而下设计理念，使用VHDL硬件描述语言(VHDL)分层系统地描述每个模块，并在连接每个模块之前设计顶层文件。设计块图表、应答器认证模块、牙齿模块主要实现响应过程的响应功能，可以警告前导响应，并可以记录正常或字典响应者的站号。此外，任何方法都可以通过按响应按钮来阻止其馀筛选响应。(注：、)其中4个响应信号s0、S1、S2和S3牙齿。响应信号s；响应状态指示信号状态、响应和警报时钟信号clk2；系统重置信号rst；警报信号tmp。，系统重置信

6、号rst；响应信号s；响应状态指示信号状态；无人响应报警信号warn；定时中断信号停止；定时10位和位信号TB，ta。数据选择模块，牙齿模块，主要是响应期间数据输入功能，输入信号a3.0，b3.0，c3.0；输出信号s计算数据输出信号y；数脉冲clk2，将A、B、C作为脉冲交替显示在数字管中。数据选择模块、预警模块和牙齿模块主要实现响应期间的预警功能。主持人在控制键、限制时间内，当人响应或计数时，蜂鸣器启动警报，有效的水平输入信号I；状态输出信号q；计数脉冲clk2。主要实现将BCD代码转换为7段的功能的解码模块。顶层文件是为牙齿模块中的前5个模块综合创建的顶层文件。顶级档案VHDL源代码，l

7、ibrary IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ arith . all；use IEEE . STD _ logic _ unsigned . all；Entity Qiang daqi is port (clk、clk2、s、s0、S1、S2、S3、stop、rst3360 in STD _ logicn、k、q _ n、k、q _ out:out std _ logicm : out STD _ logic _ vector(1 down to 0)；a、b、c、d、e、f、g : out ST

8、D _ logic)；End qiangdaqi，architecture bhv of Qiang daqi is component qdjb isport(clk 2，rst : in STD _ logicS0、S1、S2、s: in STD _ logicTmp:out std _ logicStates : out STD _ logic _ vector(3 down to 0)；End component组件js is通信端口(clk、rst、s、stop : in STD _ logicWarn:out std _ logicTa，TB : buffer STD _ logi

9、c _ vector(3 down to 0)；End componentComponent sjxz is，端口(clk 2，rst : in STD _ logics : out STD _ logic _ vector(1 down to 0)；a、b、c : in STD _ logic _ vector(3 down to 0)；y : out STD _ logic _ vector(3 down to 0)；End component组件ymq is通信端口(ain 4: in STD _ logic _ vector(3 down to 0)；dout 73360 out ST

10、D _ logic _ vector(6 down to 0)；End componentComponent alarm is port (clk，i: in STD _ logicq : out STD _ logic)；end componentSignalstates _ out、ta _ out、TB _ out、y _ out 3360 STD _ logic _ vector(3d own to 0)；signal ledout : STD _ logic _ vector(6 down to 0)；Signal w:std _ logicBegin ak，States=States _ out)；U2:jsportmap (clk，rst，s，stop，warn=n，ta=ta _ out，TB=TB _ o