硬基第5章-存储.ppt

1、1,第五章存储系统,2,主要内容,5.1、微型机存储系统体系结构 5.2、存储器的分类及其特点 5.3、存储芯片和存储条的接口特性 5.4、内存储器结构与原理 5.5、高速缓存的一般概念 5.6、虚拟存储器原理 5.7、PC系列微机的内存配置与管理,3,微型机的存储系统,将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来就构成存储系统。 系统的存储速度接近较快的存储器，容量接近较大的存储器。,5.1、微型机存储系统体系结构,4,微型计算机系统,Cache存储系统,主存储器 高速缓冲存储器,虚拟存储系统,主存储器 磁盘存储器,5,存储系统的层次结构,由上至下

2、容量越来越大，速度越来越慢，价格越来越低,CPU内部 寄存器,高速缓存,主存储器,联机外存储器,脱机外存储器,5,SRAM,ROM +DRAM,硬盘,6,存储系统的主要指标,存储容量：S 单位容量的平均价格：C C =（C1S1+C2S2）/（S1+S2） 存取周期 ：T=HT1+（1-H）T2 访问效率 ：E=T1/T,命中率,7,5.2、半导体存储器的分类及其特点,1、分类及特点 2、选用原则,8,静态存储器SRAM,特点： 存储元由双稳电路构成，存储信息稳定。,9,典型SRAM芯片,了解： 主要引脚功能 工作时序 与系统的连接使用,61162k8 SRAM,10,数据I/O端，与TTL兼

3、容，单+5V电源，同类型号有：CMD6116、CXK5816、CXK5817、CXK5818、HM6116、HM65162、IDT6116、M5M5116、MB8416、MCM65116、MN4416、MSM5126、SRM2016、TC5517、V61C16等。,11,SRAM 6264芯片,容量：8K8 芯片外部引线图,地址线：A0A12； 数据线：D0D7； 输出允许信号：OE； 写允许信号：WE； 选片信号：CS1，CS2,12,SRAM 6264,13,6264芯片与系统的连接,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,译码 电路,高位地址

4、信号,D0D7,系统总线,6264, ,+5V,14,译码电路,将输入的二进制（地址）编码变换为一个特定的输出信号，即： 将输入的高位地址信号通过变换，产生一个有效的输出信号，该信号选中某一个存储器芯片，使该存储器芯片进入工作状态。 参与译码的高位地址信号决定了存储器的地址范围。,15,动态随机存储器DRAM,特点： 存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，故DRAM芯片需要定时刷新。,16,存储器的地址译码:,1、一维地址译码（或称为线选法），这种方法用于小容量的存储器芯片， 2、二维地址译码（即重合法），这种方法用于大容量的存储器芯片， 存储器的扩展及地址线的位

5、数是什么意思？（1）位扩展：当存储器的容量要求与芯片的容量相同，但位数不同，就需要进行位方向上扩展。（2）字扩展：当存储器的位数与芯片的相同，但是容量不足时，就需要在字方向上扩展。（3）字位同时扩展：是指在内存容量和数据位长宽两个方向上同时扩展。当需要组成的内存容量为M，字长为N时，若已有芯片为mn，所需芯片数（Mm）（Nn）（4）地址线位数：如果存储器的容量2N，那么N就是整个存储器地址线的位数如果芯片的容量 2n，那么n就是每个芯片地址线的位数,17,典型DRAM芯片2164A,2164A：64K1bit 采用行地址和列地址来确定一个单元； 行列地址分时传送。 共用一组地址信号线 地址信号

6、线的数量仅 为同等容量SRAM芯 片的一半。,0 1 0 0,0 1 0 0,COL,ROW,存储矩阵,18,2164A的内部结构,A0A7,RAS# CAS# WE#,19,主要引线,RAS：行地址选通信号。用于锁存行地址； CAS：列地址选通信号。 地址总线上先送上行地址，后送上列地址，它们 分别在RAS和CAS有效期间被锁存芯片中。 A0-A7：地址线 DIN： 数据输入 DOUT：数据输出,WE=0 数据写入 WE=1 数据读出,WE：写允许信号,20,只读存储器（ROM）,特点： 可随机读取数据，但不能随机写入； 掉电后信息不丢失,21,1、EPROM,特点： 可多次编程写入； 掉电

7、后内容不丢失； 内容的擦除需用紫外线擦除器。,22,典型EPROM芯片2764,8K8bit芯片，其引脚与SRAM 6264完全兼容； 地址信号：A0 A12 数据信号：D0 D7 输出信号：OE 片选信号：CE 编程脉冲输入：PGM,23,2、EEPROM,特点： 可在线编程写入； 掉电后内容不丢失； 电可擦除。,24,典型EEPROM芯片,98C64A： 容量8K8； 13根地址线（A0 A12）； 8位数据线（D0 D7）； 输出允许信号（OE）； 写允许信号（WE）； 选片信号（CE）； 状态输出端（READY/BUSY）。,25,3、闪速存储器（Flash）,特点： 无需后备电源；

8、可实现在线编程； 编程写入及擦除速度快。,Flash ROM应用： 主板、显卡BIOS 移动存储器 MP3播放器 数码相机、摄像机存储卡 嵌入式、便携式系统电子盘,26,典型Flash芯片,28F040： 容量：512K8b 控制方式：,闪存(Flash Memory)是一种在EPROM与E2PROM基础上发展起来的,它与EPROM一样用单管来存储一位信息,与E2PROM相同之处是用电来擦除;不同之处是只能擦除整个区域或整个器件.闪存的工作原理是利用“热电子”注入来实现写入的,擦除技术是在电场作用下,浮置栅上的电子越过氧化层进入源极区而全部消失,从而实现整体擦除或分区擦除.,5.3 存储器芯片

9、与CPU的接口特性,一、各种芯片的共性 二、DRAM的特殊性,设计/扩展存储器系统的基础,动态刷新,地址线二路复用,DRAM存储条及其接口特性,一、 各种存储器芯片的接口共性,4类接口 信号线（电源线除外）,数据线,地址线,片选线,读/写控制线,直连,直连,地址 译码器,DB,低位,高位,AB,匹配 直连,等待产生电路,CB相应线,CPU,关键：高低位AB如何划分,根据译码方式的不同，可有三种常用片选控制方法： 1、线选法 2、全译码法 3、局部译码法,几种典型的存储芯片,1.线选法,除将低位地址线直接接片内地址外，把余下的高位地址线分别作为各个存储器芯片内片选控制信号。,注意：片选地址线每次

10、寻址时只能有一位有效，不允许同时有多位有效。,常用片选控制方法：,线选法,局部译码法,全译码法,32,图3-19 用2114（1K4位）芯片组成4K RAM线选控制译码结构图,33,线选法译码电路,常用片选控制方法：,线选法,局部译码法,全译码法,2.局部译码法,对高位地址总线中的一部分(而不是全部)进行译码，以产生各存储器芯片的片选控制信号。,中任三根,当采用线选法地址线不够用，而又不需要全部存储空间的寻址能力时，可采用这种方法。,35,部分地址译码例,A18不参加译码，从而使被选中芯片的每个单元都拥有两个地址。6264的地址范围？,因为6264有13条地址线共8KB，由于 A18空闲，剩余

11、14条地址线，可寻址2*8KB。,36,部分译码电路,常用片选控制方法：,线选法,局部译码法,全译码法,4KB (1),3.全译码法,对高位地址总线全部译码，译码输出作为各芯片的片选信号。,线选法和局都译码法虽电路简单，但都存在地址重叠和地址不连续问题，使寻址空间利用率降低，所以一般多采用全译码法。,38,39,全地址译码例,A19,A18,A17,A16,A15,A14,A13,&,1,6264 CS1,全部高位地址信号（A19-A13）都作为译码器输入。 低位地址信号（A12-A0）接到6264的地址引脚。 6264的地址范围 =？,0-213-1,40,全译码电路扩展8K的存储器,41,

12、8K存储器的地址分配,DRAM存储条：,SIMM 30脚内存条8（1）位 SIMM 72脚DRAM(或)EDO内存条32（4）位 DIMM 168脚SDRAM内存条64（8）位 DDR/DDR2 184脚SDRAM内存条DIMM速率的2/4倍 RDRAM(RAMBUS DRAM) 184脚内存条,各类内存条接口特性及安装规则：,二、 DRAM存储条及其接口特性,四、 内存储器系统的构成原理,三项任务,用M芯片构成M系统,确定结构 单体？多体？,选择芯片,设计接口 关键,对8位机，单体,对32位机，4体,对16位机，双体,A0A23 BHE 80286 D0D15,地址 锁存器,80286存储器

13、结构,A1A23,A0,BHE,地址总线,D0D7,D8D15,数据总线,偶数存储体,奇数存储体,FFFFFE,FFFFFC, ,000002,000000,000003,000001, ,FFFFFD,FFFFFF,A2A31 BHE 80386 /80486 BE0 BE3 D0D31,地址 锁存器,386/486存储器结构,存储体0,存储体1,存储体2,存储体3,数据收/发驱动器,A2A31,BE0,BE1,BE2,BE3,D0D7,D16D23,D24 D31,D8D15,D0D31,归结为（8位）单体存储器的设计：, 芯片选择, 接口设计, 位、字扩展,通过位扩展，满足（8位）字长要

14、求,通过字扩展，满足字数（地址单元数）要求,重点是在地址分配基础上的地址译码,与地址总线的连接/转换,与控制总线的连接/转换,与数据总线的连接/转换,用 1K 4位 存储芯片组成 1K 8位 的存储器,？片,2片,48,例如：,1KB RAM与CPU的连接 （1）计算出所需的芯片数。 （2）构成数据总线所需的位数和系统所需的容量。 （3）控制线，数据线，地址线对应相连。,图3-17 用10241位的芯片组成1K RAM的方框图,图3-18 用2564位的芯片组成1K RAM的方框图,(2) 字扩展（增加存储字的数量）,用 1K 8位 存储芯片组成 2K 8位 的存储器,2片,(3) 字、位扩展

15、,用 1K 4位 存储芯片组成 4K 8位 的存储器,？片,8片,53,4KB RAM的连接 （1）计算出所需的芯片数 （2）构成数据总线所需的位数和系统所需的容量 （3）控制线，数据线，地址线的连接：有线选方式、局部译码选择方式和全局译码选择方式之分。,例如：,54,图3-20 用2114芯片组成4K RAM局部译码结构图,55,图3-21 用2114芯片组成4K RAM全局译码结构图,56,例题：,1、为某8位微机设计一个12KB容量的存储器，要求EPROM区8KB。从0000H开始，采用2716（2K8)芯片,RAM区为4KB，从2000H开始。采用2114（1K4)芯片。,EPROM

16、2732（ 4K8 ） , SRAM 6232 （ 4K 8 ） ?,例题 试用8K4位存储芯片设计一个48KB容量 的 8位单体存储器。设地址总线为A19A0 ,存储 器起始地址为90000H。,解：（1）位扩展确定芯片数/组，满足字长要求； （组内各芯片CS端并联，数据线分联） （2）字扩展确定组数，满足容量要求； （各组CS端分联，对应数据端并联） （3）选择译码芯片，进行地址译码设置 满足地址范围要求； （4）直接画出接口连接图。,设计结果图：,59,5.5 高速缓存（Cache),了解： Cache的基本概念； 基本工作原理； 命中率； Cache的分级体系结构,60,Cache的基

17、本概念,由于CPU与主存之间在执行速度上存在较大的差异，为提高CPU的效率，并考虑到价格因素，基于程序的局部性原理，在CPU与主存之间增加的高速缓冲存储器 Cache技术,61,Cache的工作原理,CPU,Cache,主 存,DB,62,Cache的命中率,Cache与内存的空间比一般为：1128 CPU读取指令或数据时首先在Cache中找，若找到则“命中”，否则为“不命中”。 命中率影响系统的平均存取速度 系统的平均存取速度= Cache存取速度命中率+RAM存取速度不命中率,63,Cache的读写操作,读操作 写操作,贯穿读出式 旁路读出式,写穿式 回写式,64,贯穿读出式,CPU对主存

18、的所有数据请求都首先送到Cache，在Cache中查找。若命中，则切断CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给主存。,CPU,Cache,主 存,65,旁路读出式,CPU向Cache和主存同时发出数据请求。如果命中，则Cache将数据回送给CPU，并同时中断CPU对主存的请求；若不命中，则Cache不做任何动作，由CPU直接访问主存。,CPU,Cache,主 存,66,写穿式,从CPU发出的写信号送Cache的同时也写入主存。,CPU,Cache,主 存,67,回写式（写更新）,数据一般只写到Cache，当Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并

19、接受新的数据。,CPU,Cache,主 存,更新,写入,68,Cache的分级体系结构,一级Cache：容量一般为8KB-64KB 二级Cache：容量一般为128KB-2MB 指令Cache和数据Cache,69,IBM PC/XT的存储器空间分配,00000H,9FFFFH,BFFFFH,FFFFFH,RAM区 640KB,保留区 128KB,ROM区 256KB,5.6 虚拟存储器管理机制,1、段页式管理思想 2、虚拟地址向物理地址的转换,1、段页式管理思想,虚拟地址空间是二维的，而线性地址空间和物理地址空间都是一维的。,分段是虚拟存储器管理机制的基础。,每个段均由三个参数定义：,段基地址-线性空间中段的开始地址,段的界限-段内可以使用的最大偏移量,段属性-如可读出或写入段的特权级筹,以上三个参数均存储在段的描述符中。,分页是存储器管理机制的第二部分，它把线性地址空间中的任何一页映射到物理空间的一页。,80486的虚拟地址向物理地址的转换,页部件中的TLB结构及原理示意图,七. AT技术标准的内存配置及结构,（DOS环境下的内存结构）,例题 现有RAM芯片的容量为4K4位，该芯片有数据线、地址线、片选信号线CS和读写控制线WR；存储器系统的地址空间如图所示。 （1）该RAM有几根地址线？几根数据线？ （2）这种RAM芯片搭成图中所示的地址空间，需几块