LAYOUT DESIGN.ppt

1、江苏东大集成电路系统有限公司,1,ALLEGRO 15.5,PCB LAYOUT,SPEED ZHOU,江苏东大集成电路硬件部,2007/05/09,江苏东大集成电路系统有限公司,2,1.Allegro 的环境变量设置,1.PCB ENV的路径设置及文件放置 2.ALLEGRO丰富多彩的快捷键 3.将变量添加到ALLEGRO中,江苏东大集成电路系统有限公司,3,1.PCB ENV的路径设置及文件放置,1.1新建如下几个文件夹 1.1.1 新建C:Cadencepcbenv 1.1.2 新建C:Cadencepcbenvscript 1.1.3 新建C:Cadencepcbenvtech 1.2

2、 ENV的设置 1.2.1将ENV放入C:Cadencepcbenv中 1.2.2将allegro.strokes文件放入C:Cadencepcbenv中 1.2.3将大家在网上DOWN IL文件也放入C:Cadencepcbenv中 1.2.4将大家自己做的SCRIPT文件放入C:Cadencepcbenvscript中 1.2.5将从TECH文件放入C:Cadencepcbenvtech中 1.3 将我的电脑中的环境变量的设置为HOME，值为C：HOME,返回Allegro 的环境变量设置,江苏东大集成电路系统有限公司,4,本人有的ENV,1.可以将某一区域内的VIA替代 2.可以检查整快

3、板子上的DRC 3.可将一排线CUT掉 4.可以在板子中进行MIL与MM之间的转换 5.对齐零件 6.测量线段等 由于是上一家公司的所以就随便提一下 有兴趣的可以在网上找找 我一般是不把最后一个菜单显示出来的,江苏东大集成电路系统有限公司,5,2.ALLEGRO丰富多彩的快捷键,2.1键盘的快捷键 2.1.1 ENV文件为定义主要快捷键，包括Script 2.1.2 SKILL文件即IL文件为别人写的快捷键 2.1.3 Script文件为偶们自己定义的快捷键 2.2鼠标的快捷键 2.2.1 仅可定义一个allegro.strokes文件,返回Allegro 的环境变量设置,江苏东大集成电路系统

4、有限公司,6,3.将变量添加到ALLEGRO中,3.1 在程序中找到ALLEGRO 15.5 中的PCB Editor Ulilities中的Environment Editor 3.2 在Design_paths中设置包括我们经常使用到的Padpath/psmpath等变量之外在把techpath的路径设置成我们刚在建立的路径 3.3 Config_paths中设置一下Scriptpath 3.4 在Display中勾上display_nohilitefont 3.5 其它变量值请大家均保留不变,返回Allegro 的环境变量设置,江苏东大集成电路系统有限公司,7,2.ALLEGRO15.5

5、的新特性,2.1 与15.0之后的版本区别不是很大 2.2 所执行的文件可导出15.0，15.2 如图： 2.3 新增加了Design Partition 如图： 2.4 可切换至15.5的其它组件包括15.2之610 2.4 更好的约束管理（对此我也不是很了解）,江苏东大集成电路系统有限公司,8,3.ALLEGRO的Design Partition,3.1在ALLEGRO中可切任意形状的Partition 3.2任何一块板子不管切了多少次只有一块主板 3.3切出去的部分都必须要导入到主板当中 3.4切出去的部分不可以在切，但可以导出SubDRAWING 3.5主板切出的Partition导出

6、会是灰色，不可以在主板中把它删除，删除的结果是你分配给下个人做的几乎等于白做 3.6如不小心删除可用3.4的方法贴吧 3.7用导入导出的方法处理切好的Partition 3.8 不管如何最好由LAYOUT人员做主板 3.9主板有问题后果很严重，不过一般情况下是不会的 3.10 如图,江苏东大集成电路系统有限公司,9,4.我们的合作方法,4.1准备工作等 4.1.1 有统一的颜色设置 4.1.2 最好有统一的快捷键 4.1.3 并不是所有的工作都要用Partition 4.1.4 在用Partition做的时候注意时间的掌握 4.1.5 也要注意人员的分配,方便他人查阅及操作,方便他人操作,如在

7、排文字面及出位置图等,如时间掌握不是很好的话可能就会出现经常合图，造成效率较低的情况,分配不好的话做出来的东西要注意仔细检查,江苏东大集成电路系统有限公司,10,4.2 H/W的要求,4.2.1 H/W提供一个正确无误的原理图，不允许他经常反复的修改 4.2.2 H/W在做原理图的时候每页要添加一个ROOM，好让LAYOUT好分页 4.2.3 LAYOUT做完之原理图H/W要做仔细的CHECK,江苏东大集成电路系统有限公司,11,4.3 LAYOUT的要求,4.3.1 请确认LAYOUT完成的时间 4.3.2 请和H/W讨论大体布局 4.3.3 任何参与设计的LAYOUT都必须认真完成他（她）

8、应该要做部分 4.3.4 其他人所做的部分你不必去管 4.3.5 对于不知道或不明确的部分请向和你做的部分有冲突的人讨论 4.3.6 完成后的案子请所有参与LAYOUT的人在CKECK一次 4.3.7 在改版时如工作量等原因可由一个人改，但做的时候更就细心,计算好时间,这一步主要目的是为了切割做准备的,学会相信他人，这样才能有更默契的合作,一般不会的，如果经常讨论的话那就是切的有问题 可以考虑合图后在重切,这也是我们每个LAYOUT都应该注意做的事,江苏东大集成电路系统有限公司,12,4.4 LAYOUT步骤,4.4.1 由 H/W DSN文档在ALLEGRO中产生TXT或LIST档 4.4.

9、2 按页将零件在ALLEGRO中分好并在OUTLINE层画20MIL的线隔开 如图 4.4.3 将TP及EMI零件在板子中删除 4.4.4 与H/W讨论将固定零件摆放入板中 4.4.5 将CPU DRAM等我们不固定的零件确认放入板中 4.4.6 我们可以按页将零件在OUTLINE板框外摆好，然后放入板内 如图 4.4.7 将布好局的板子CHECK一遍在由H/W CHECK一遍 4.4.8 切割Partition 4.4.9 合图，完成LAYOUT 4.4.10 CHECK直至出GERBER OK为止,此步骤较多，详情请参考上次我发的用ROOM分页 如我写的不清楚可向本人询问,减少RATS，节

10、省布局空间，减少任务量， 能将这些东西放在最需要的地方,这些零件没其它位置可放，是固定的，所以优先级最高了噢！,这些的位置关系到整个布板的难易，也关系到整机性能， 但布线可能会是最简单的，与其它部分关系不大 所以即使是布好局也不要急着扯线，位置随时可能会动,不要急于把零件塞进去， 因为这些位置可能微调，也可能大动,不管合作还是一个做我们都必须反复CHECK,如图,江苏东大集成电路系统有限公司,13,THANKS! SPEEDZHOU 地址：东大集成电路系统有限公司 MAIL: S S TEL Ext:8812,江苏东大集成电路系统有限公司,14,2.1.1 导出15.0或15.2,返回ALLEGRO15.5的新特性,江苏东大集成电路系统有限公司,15,2.2.1 Partition的路径,返回ALLEGRO15.5的新特性,江苏东大集成电路系统有限公司,16,2.4.1 切换到15.2的,返回ALLEGRO15.5的新特性,江苏东大集成电路系统有限公司,1