贺州学院数电课件第六章时序逻辑电路.ppt

1、第六章 时序逻辑电路,主要内容： 时序逻辑电路的分析和设计 计数器、寄存器、移位寄存器,6.1 概述,一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 包含存储电路和组合电路 存储器状态和输入变量共同决定输出,二、时序电路的一般结构形式与功能描述方法,可以用三个方程组来描述：,三、时序逻辑电路分类,根据触发器状态转换情况的不同分为：,1同步时序逻辑电路：,时钟脉冲CLK只接部分触发器的时钟输入端，其余触发器则由电路内部信号触发。,2异步时序逻辑电路,所有触发器的时钟输入端都连接同一个

2、时钟脉冲CLK ，或者说所有触发器状态的改变都发生在同一时钟脉冲CLK的上升沿或者下降沿到来的时刻。, 时序逻辑电路的逻辑功能主要可用逻辑方程式、状态表、状态图、时序图4种方式表示。,1） 逻辑方程式,四、时序逻辑电路逻辑功能表示方法,输出方程 : 电路的输出信号方程。 驱动方程 : 各触发器输入端信号的方程。 状态方程 : 各触发器的输出方程，即Q端的方程。,2） 状态表 状态表是将外加输入信号和触发器的现态作为输入，次态和电路输出信号作为输出，反映输入、输出信号间对应取值关系的表格。如表所示。,状 态 表,3） 状态图 状态图是反映时序电路状态转换规律及相应输入、输出取值情况的几何图形。,

3、圆圈内表示电路的一个状态，箭头表示电路状态的转换方向（由现态次态）,箭头线上方标注的xz为输入/输出信号取值。 ,状态转换图,4） 时序图 时序图也就是触发器工作波形图， 它形象地表达了输入信号、输出信号、电路状态等的取值在时间上的对应关系。,这4种时序电路的表示方法从不同侧面突出了时序电路逻辑功能的特点，它们本质上是相通的，可以互相转换。,五、 时序逻辑电路的一般分析方法,(1) 分析逻辑电路组成。,分析电路由什么类型触发器组成，是CLK时钟脉冲上升沿触发还是下降沿触发的触发器；有无外加输入信号；有无组合门电路和输出信号；是异步时序电路还是同步时序电路。,(2)写出方程（存储电路：触发器）,

4、时钟方程：仅对异步电路来说 ，是时钟脉冲输入端的方程。如：CLKn 驱动方程：各触发器输入端的方程：如D=1，D=x，或D=Q 输出方程：时序电路的输出信号方程，通常为现态的函数。,(3)求状态方程,时序逻辑电路的状态方程由各触发器次态Q*的方程组成。将各触发器输入端的驱动方程代入相应触发器的特性方程中，可得到该触发器的次态方程。,(4) 列状态表（状态转换真值表）,将外加输入信号和现态作为输入，次态和电路输出信号作为输出，列出状态转换真值表。,(5) 画状态图或时序图。 ,(6) 电路功能描述。 根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。,电路图,分析逻辑电路组成,时钟方程、驱

5、动方程、输出方程,（计算）状态表、或画状态图或时序图,判断电路逻辑功能,1,2,3,5,时序电路的分析步骤框图：,状态方程,4,时序逻辑电路分析实例,例1、分析图示电路的逻辑功能。 设起始状态是Q3Q2Q1=000。,解：（1）分析电路组成。,该电路的存储器件是3个下降沿触发的JK触发器，组合器件是与门。无外加的输入信号，输出信号为C，各触发器使用同一个CLK脉冲触发，这是一个同步时序电路，不用列时钟方程。, （2）写驱动方程和输出方程。 J1= J2= J3= K1= K2= K3= C=,3） 求状态方程。 将驱动方程代入JK触发器的特性方程 可得：,（4） 将输入信号和现态的各种取值组合

6、代入状态方程， 得到状态表如表所示。各触发器的初始状态是000,0 0 0,1,0 0 1,2,0 0 1,0 1 0,3,0 1 0,0 1 1,4,0 1 1,1 0 0,5,1 0 0,0 0 0,6,0 0 0,0 0 1,0 0 0 0 1 0,通过计算可看出，当Q3Q2Q1=100时，电路的次态Q3*Q2*Q1*=000，又返回了电路的初始状态，可见电路的输出状态在000100这5种状态组合中循环。,（5） 描述电路功能,由以上分析可以看出，该电路具有对CLK时钟脉冲计数的功能，计数的容量5，可称为5进制加法计数器。C信号在电路完成一个计数循环时值1， 所以C端为进位端。,1 0

7、1 1 1 0 1 1 1,0 1 0 0 1 0 0 0 0,0 0 0,CLK CLK CLK,因为三个触发器输出状态的组合有000111共8种状态，其中101、110、111这三种状态未在循环中出现。把这几种状态代入状态方程和输出方程进行计算。,通过计算可知，101、110、111这三种状态，在继续输入CLK脉冲后，会返回到循环状态。,三个触发器构成电路输出端组合应8个状态，计数循环中只有5个状态被利用了，称为有效状态。还有110、101和111没有被利用，称为无效状态。但只要继续输入时序脉冲CLK，电路会自动返回到有效状态工作，我们称此电路具有自启动功能。),自启动功能即如果由于某种原

8、因计数器进入无效状态工作时，只要继续输入时序脉冲CLK，电路会自动返回到有效状态工作的功能。,由状态表作状态图， 如图所示。,圆圈内表示电路的一个状态，箭头表示电路状态的转换方向（现态次态）,箭头线上方标注的c为输出值.,/0,/1,/0,/0,/0,/C,例：,（4）列状态转换表： （5）状态转换图,小 结,1、介绍了时序逻辑电路的特点、分类、逻辑功能表示方法及时序逻辑电路的一般分析方法四方面。,2、通过实例具体阐述了如何分析电路的功能，例如：如何写出时序逻辑电路的驱动方程、输出方程，及求出状态方程，列状态表的方法， 最后分析了实例电路的具体功能。,3、目的是让大家通过分析时序逻辑电路实例，

9、掌握描述电路功能的能力。,集成芯片： 外部特性逻辑分析（引脚功能、功能表）,6.3 若干常用的时序逻辑电路,6.3.1 寄存器和移位寄存器 一、寄存器 用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 只要求其中每个触发器可置1，置0。 例1：,例：74HC175,74LS75由维持阻塞D触发器构成。,D0 D3为并行输入端；,Q0 Q3为并行输出端；,CLK时， 将D0 D3 存入；,作用一个时钟脉冲CLK，完成一组二值代码的存储；,有异步置0功能。,二、移位寄存器（代码在寄存器中左/右移动每作用一个时钟CP移动一位代码。）,具有存储 + 移位功能,各触发器初态为0

10、, Di依次输入1011时,CLK 的顺序 输入 DI Q0 Q1 Q2 Q3,0 0 0 0 0 0,1 1 1 0 0 0,2 0 0 1 0 0,3 1 1 0 1 0,4 1 1 1 0 1,在连续四个CP脉冲后, 在Q0、Q1、Q2和Q3端得到 并行输出信号；,若再连续输入CP脉冲,可在串行输出端得到串行输出信号.,移位寄存器的应用：, 代码转换，串行代码 并行代码 ；, 数据运算。,器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能,扩展应用（4位 8位）,6.3.2 计数器,用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减

11、分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和 循环码 按计数容量分，十进制，六十进制 功能：累计计数脉冲CLK的个数，即用电路输出的状态变化反映计数脉冲作用的个数,一、同步计数器 同步二进制计数器 同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,Q3为高位; Q0为低位.,CLK: 计数脉冲;,Q3Q2Q1Q0: 计数器的输出状态;,C: 计数器的进位标志.,计数器的驱动方程和输出方程,状态方程:,同步二 进制加法计数器的特点,

12、由n 个触发器构成的同步二进制加法计数器的循环状态为2n, 没有多余状态,状态利用率最高;,(2) 用T 触发器构成的同步二进制加法计数器,其电路结构 有两条规则: T0=1; Ti=Qi-1Qi-2Q0 (i0).,器件实例：74161,同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,可逆计数器具有两种形式:, 有加减控制的可逆计数器: 这种电路有一个CLK脉冲 输入端,有一个加减控制端,电路作何种计数,由加减 控制端的控制信号来决定;, 双时

13、钟可逆计数器: 这种电路有两个CLK脉冲输入端, 电路作不同计数时, 分别从不同的CLK端输入.,同步加减计数器,a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器）,同步加减计数器,2. 同步十进制计数器 加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。,能自启动,器件实例：74 160,减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。,能自启动,二. 异步计数器,1. 二进制计数器 异步二进制加法计数器

14、 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转,(1) 异步二进制计数器,由于触发器的状态翻转是由低位向 高位逐级进行的，因此,计数速度较低.,三、任意进制计数器的构成方法用已有的N进制芯片，组成M进制计数器，是常用的方法。,N进制,M进制,1. N M 具体方法：置零法 置数法,原理：当计数器计数到某一状态时，把此状态作为置位信号或置零信号，通过一定转换后加到计数器置数端或清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。 ,实现方法,使计数器恢复到起始状态的置0状态 同步清零端：SM-1 异步清零端：SM,注意：对于具有

15、异步清零端的电路，电路必须进入过渡状态SM状态才被置成初始S0状态，而SM状态仅在极短的瞬时出现，在稳定的状态循环中不包括SM状态，,（2）置零法：关键是置零状态,（2）置零法,实现原理：利用 M 进制计数时的最后一个状态SM-1的后续状态即过渡状态SM ，加到RD端，实现置零。,逻辑关系式：,EP=1,ET=1,D3 D2 D1 D0 = ,置零法适用于有异步置零输入端的计数器。,例：将十进制的74160接成六进制计数器,异步置零法,解：计数范围为 0000 0101，,过渡状态 Q3 Q2 Q1 Q0= 0110,逻辑关系式：,EP=1,ET=1,例：将十进制的74160接成六进制计数器,

16、异步置零法,过渡状态 Q3 Q2 Q1 Q0= 0110,EP=1,ET=1,RD = （ Q3 Q2 Q1 Q0 ）=0 过渡状态的与非-使其值为0,缺点：从0000状态开始计数，6进制使用1001之前的状态，C无进位输出。而置0信号作用时间短，只能使用Q2作为进位输出,置数法：关键是找到使计数器恢复到起始状态的置数状态,(a)置入0000置数状态：0101,(b)置入1001 置数状态：0100,2. N M M=N1N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的

17、EP和ET） b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态,例：用两片74160接成一百进制计数器(0-99),并行进位法,（1）片为个位，（2）片为十位，（1）片C接入（2）片EP、ET，当（1）片计数到9时， C输出1，下一CLK到达时 ，（2）计数为1,串行进位法,（1）片为个位，（2）片为十位，（1）片C接入（2）片CLK。 ，（1）片计数到9时，C为1,当（1）片由90时，C由1转为0， 经反相送入（2）片CLK，（2）片计数为1.,M不可分解 采用整体置零和整体置数法：,例：用74160接成二十九进制,例：用74160接成二十九进制,整体置零 （异

18、步）,（1）（2）以并行进位形式连接，计数器从0开始对CLK进行计数，计到29时产生置零信号经与非门转换接入（1）（2）RD端。,过渡状态：个位（1）1001，十位（2）0010,例：用74160接成二十九进制,整体置数 （同步）,（1）（2）以并行进位形式连接，并行输入端接地，计数器从0开始对CLK进行计数，计到28时产生置零信号经与非门转换接入（1）（2）LD端。,置1状态：个位（1）1000，十位（2）0010,四、移位寄存器型计数器 1. 环形计数器,逻辑功能 4位环形计数器只有4个有效工作状态，即只能计4个数。 状态利用率很低：由4个触发器组成的二进制计数器有16个不同的状态。因此，

19、有12个无效状态。,2. 扭环形计数器,逻辑功能 4位扭环计数器只有8个有效工作状态，即能计8个数。 状态利用率较低：由4个触发器组成的二进制计数器有16个不同的状态。因此，有8个无效状态。,五、计数器应用实例 例，计数器+数据选择器序列脉冲发生器,发生的序列：00010111,6.4 时序逻辑电路的设计方法,6.4.1 同步时序逻辑电路的设计方法 设计的一般步骤 一、逻辑抽象，求出状态转换图或状态转换表 1. 确定输入/输出变量、电路状态数。 2. 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。 3. 按设计要求列出状态转换表，或画出状态转换图。 二、状态化简 若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。,三、状态分配（编码） 1. 确定触发器数目。 2. 给每