《FPGA技术小结教案》PPT课件.ppt

1、FPGA技术小结,课程 朱明程,教学目标,整理和归纳FPGA的分类原理、FPGA的应用设计方法学; 对前述课程的有关FPGA的基本理论和设计流程、设计技术的关键点给出整体的综合的归纳和小结; 为顺利进入应用设计实验，奠定基础。,主要内容,FPGA分类原理的小结 FPGA应用设计方法的小结 国内外FPGA专业网站的名称、有关专业书籍 FPGA应用设计实验 附录 :实验题目,FPGA分类原理的小结,不同编程原理的分类特征 不同规模的分类特征 系统级平台FPGA器件的主要特征,三类主流FPGA的比较表,目前FPGA的发展方向,大规模系统级 低电压绿色器件 专用功能器件 模拟/数字混合FPGA 局部重

2、构、自重构、动态重构器件 自重构自适应器件,FPGA应用设计方法的小结,设计流程 应用设计的基本点 设计流程的关键点 综合概念与设计技巧,设计流程,应用设计的基本点,EDA工具 IP及元件库资源 目标下载板（硬件实验目标）,设计流程的关键点,设计输入 设计实现 设计仿真 设计下载,综合概念与设计技巧,逻辑资源优化 综合的概念 根据约束条件的电路构成优化 器件的选择原则 流水线技术 低功耗设计原则 组合门控的影响,国内外FPGA专业网站的名称、有关专业书籍, category=Publications/FPGA+Device+Families/Spartan-3 西安电子科大出版社 褚振勇 等编

3、,FPGA应用设计实验,实验题目 实验一 随机数发生器的原理分析与设计实现 实验二 四位乘法器的设计，要求用两种不同的电路实现 实验的安排 实验报告需要注意的要点,附录,课堂教学提问： FPGA的主要三种分类，试列其主要特征？ 分别分析比较三类FPGA在编程灵活性、资源利用率、时延特性方面的优劣和原因 现代大规模的FPGA中，其DLL、BMEM、PIO等特征说明 试述你知道的设计输入方法，主流的档案格式是？ 试述设计实现的参数指引和条件约束 为何功能仿真正确的电路，在设计实现后的时延仿真时，可能出现逻辑错误，分析主要原因，罗列解决方法。,不同编程原理的分类特征,SRAM FPGA FLASH（

4、EEPROM） CPLD 反熔丝FPGA,返回,SRAM FPGA,特征：挥发性的MEM 工作时一般外接PROM 系统时延不可预测 结构图 SRAM开关图,返回,SRAM FPGA结构图,返回,SRAM开关图,返回,FLASH（EEPROM） CPLD,特征：非挥发MEM 工作时不需外接配置 系统时延可预测 结构图 MACROCELL图,返回,FLASH（EEPROM） CPLD结构图,返回,MACROCELL图,返回,反熔丝FPGA,特征：无源开关（一次性可编程） 工作时不需外接配置 系 统时延不可预测 功耗相对低 结构图 反熔丝图,返回,反熔丝FPGA结构图,返回,反熔丝图,返回,不同规模

5、的分类特征,小规模FPGA（低价格、特色化专门应用、低功耗） 大规模FPGA（专用功能模块、低功耗、IP库、DSP库） 系统级平台FPGA（内置CPU核、总线结构、软硬件协同设计）,返回,系统级平台FPGA器件的主要特征,（1）功能模块 DLL模块 BRAM PIO BANK 内部CPU DSP IP模块 （2）低电压低功耗绿色器件 （3）PSOC系统 软硬件协同设计 CPU核 总线结构,返回,软硬件协同设计,返回,Compiler/Linker,(Simulator),C Code,Debugger,Data2BlockRAM,Bitstream,Standard Embedded SW D

6、evelopment Flow,Standard FPGA HW Development Flow,Synthesizer,Place & Route,Simulator,VHDL/Verilog,MicroBlaze code in Spartan-3 on-chip memory,?,?,Download to FPGA,Object Code,Embedded Development Kit,DLL模块,返回,BRAM,返回,PIO BANK,返回,Single ended and differential 784 single-ended, 344 differential pairs

7、 622 Mb/sec LVDS 24 I/O standards, 8 flexible I/O banks PCI 32/33 and 64/33 support Eliminate costly bus transceivers Multiple package options Voltages: 3.3V, 2.5V, 1.8V, 1.5V, 1.2V On Chip Digitally Controlled Impedance,内部CPU,返回,DSP IP模块,返回,CPU核,返回,32 Bit RISC Soft Processor,Speed: 68 D-MIPS at 85

8、MHz (in Spartan-3) 102 D-MIPS at 150 MHz (in Virtex-II Pro) $0.02*/DMIP Size: Only 1050 Logic Cells 1% of a XC3S5000 6% of a XC3S1000 60% of a XC3S50,总线结构,对于具有硬核CPU的SOPC类系统级FPGA产品,其中已加有专门的总线结构,用于提高器件在构成SOC系统时的信号传输效率和速度,一般而言,随产品而定义.,返回,大规模系统级,返回,低电压绿色器件,Altera Stratix (1.5V) 和 APEX (1.5V) 器件,返回,专用功能器

9、件,专用功能FPGA是指专门设计用于特征用途的产品,一般是小规模低成本器件: 例如:用于通讯接口类用于通讯协议的编码或解码类用于数码相机数字玩具等用途中的ASIC类产品 (直接由FPGA实现硬COPY),返回,模拟/数字混合FPGA,返回,局部重构、自重构、动态重构器件,返回,自重构自适应器件,还在探讨研究之中,深圳大学EDA技术中心的科研专题主要是在这个领域开展工作.,返回,EDA工具,返回,Specification,Design Entry,Functional Simulation,Synthesis,Static Timing Analysis,Timing Constraints,

10、Floorplanning,Gate Level Simulation,Place and Route,Static Timing Analysis,Delay Simulation,Silicon,Floorplanning,IP库资源,返回,DSP CORDIC Direct Digital Synthesizer FFTs DA FIR Filter MAC FIR Filter LFSR,Bit Correlator CIC Filter CORDIC Digital Down Converter Direct Digital Synthesizer FFT/IFFT - 64, 25

11、6,1024 pt FIR Filter LFSR,DSP Functions,Convolutional Encoder Interleaver / De-interleaver Reed Solomon Encoder Reed Solomon Decoder Viterbi Decoder,Forward Error Correction,Accumulator Adder/Subtractor Multiply Generator MAC Sine/Cosine look up table 2s Complementer,Math Functions,Block Memory CAM

12、Distributed Memory Asynchronous FIFO Synchronous FIFO,Memory Functions,PCI 32 / 33 PCI 64 / 33 SPI-3 SPI-4.2 Lite 8b/10b Encoder 8b/10b Decoder,PCI,Networking & Communications,MicroBlaze 32-Bit RISC 10/100 Ethernet MAC Timer/Counter, GPIO SPI, I2C UART JTAG UART 16450/16550,Processor & Peripherals,目

13、标下载板（硬件实验目标）,返回,设计输入,输入方法： 图形输入、VHDL输入、混合输入 档案方式：平坦档案、阶层档案 库的建立和修改,返回,阶层档案,返回,设计实现,综合优化 布局（逻辑分解） 布线（逻辑连接） 报告文件,返回,报告文件,返回,设计仿真,人机交互仿真 测试平台验证 全硬件系统仿真 功能仿真 时延仿真,返回,功能仿真,返回,时延仿真,返回,设计下载,PROM上电下载 ISP在线电缆下载,返回,PROM上电下载,返回,ISP在线电缆下载,返回,逻辑资源优化,所谓逻辑资源的优化,概言之: 1. 将没有使用到的逻辑在物理实现的过程中去除. 2. 根据约束条件,对电路实现时的逻辑资源给予

14、优化配置. *时延约束 *位置约束 *结构约束,返回,根据约束条件的电路构成优化,返回,器件的选择原则,从系统设计角度的目标器件选择原则 电磁兼容设计的原则 主流芯片原则 多片系统原则 从器件资源角度的目标器件选择原则 器件的逻辑资源和目标系统的逻辑需求相匹配 器件的I/O脚的数目需满足目标系统的要求 系统的时钟频率要满足器件原胞、布线时的时延限制要求,返回,流水线技术1,流水线技术的概念,流水线技术2,返回,流水线的应用设计,低功耗设计原则,返回,系统和算法级低功耗设计技术 优化操作、优化控制、优化编码 结构级低功耗设计技术 优化结构（并行结构、流水线结构） 逻辑级低功耗设计技术 优化逻辑

15、物理级低功耗设计技术 优化布局布线、优化时钟、优化I/O,组合门控的影响,返回,门控时钟毛刺产生原理及其避免方法,实验一 随机数发生器的原理分析与设计实现,1问题说明 随机数发生器可产生两个随机数，由一开关（RIN）进行控制，RIN为1时随机数发生器被清除，RIN为0时随机数发生器将产生两个16的随机数。 2实验要求 (1) 根据给出的逻辑电路图（附在后面）。分析该随机数发生器的逻辑功能。 (2) 利用图形输入在相应的EDA工具上进行设计输入、功能仿真及设计实现，最后下载进行检验。 (3) 写实验报告。 3电路原理图,电路原理图1,电路原理图2,电路原理图3,电路原理图4,电路原理图5,电路原理图6,电路原理图7,返回,实验二 四位乘法器设计,问题说明： 每个学生根据自己的对于乘法运算和乘法器设计的理解，进行乘法器电路的设计，并用FPGA 实现之。仅要求能够实现四位BIT的乘法运算，其他不作约束，根据自己的理解和兴趣，自由定义。 设计实验要求： 1各自自行定义和设计，互相要有差异化，说明自己的定义特征和设计思想,要求设计两种不同的电路去实现. 2对于自行设计有特色和原理说明详细的实验，即使实现结果有局部错误，也给予高分评价。 3要求设计实验报告内容包括：设计定义说明、电路图、功能仿真和时序仿真图、实现后的有关资源利用等RE