EDA技术及其应用

1、EDA技术及其应用,实验讲义,实验一：八位全加器的设计,实验目的 学习使用Quartus软件，熟悉EDA设计流程。 学习用图形输入法设计八位全加器，并对其进行分析和测试。 实验原理 学习用四位全加器设计八位全加器，第1片74283（四位全加器）的进位输出信号应该和第2片74283的进位输入信号相连。,实验任务：,任务1：学习使用Quartus软件，熟悉EDA设计流程（主要为软件设计部分）。 步骤：编辑图形输入文件、编译设计文件、仿真设计文件 仿真波形如下图所示：,实验任务：,任务2：硬件验证8位全加器的功能。 步骤：引脚锁定、编译、下载、硬件测试 可选实验电路模式1； 键1 、2和键3、4分别

2、负责输入两个加数A和B；且能在数码管1、2和3、4上显示；两个加数的和在数码管5、6显示；发光管D1显示进位输出。 编译下载后进行硬件测试； 实验室演示,8位全加器的电路图,GW48 EDA 系统实验信号名 与芯片引脚对照表,GW48 EDA 系统实验信号名 与芯片引脚对照表,GW48 EDA 系统实验信号名 与芯片引脚对照表,实验二：数控分频器的设计,实验目的：学习数控分频器的设计、分析和测试方法。 实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的。,实验任务：,任务1：根据下图所示的波形，设

3、计数控分频器，并对设计中的各语句功能、设计原理及逻辑功能进行详细的描述。 （实验报告上体现）,实验任务：,任务2：输入不同的CLK频率和预置值，给出如下图的时序波形。 （实验报告上体现）,实验任务：,任务3：硬件验证设计数控分频器的功能。 可选实验电路模式1； 键2/键1负责输入8位预置数D（PIO7PIO0）；CLK由clock0输入，频率选65536Hz或更高（确保分频后落在音频范围）；输出FOUT接扬声器（SPKER）。 编译下载后进行硬件测试；改变键2/键1的输入值，可听到不同音调的声音。 实验室演示,实验任务（选做）：,思考题：怎样利用两个数控分频器模块设计一个电路，使其输出方波的正

4、负脉宽的宽度分别由两个8位输入数据控制。,数控分频器源代码,当给出不同输入值D时,FOUT输出不同频率,仿真波形,GW48 EDA 系统实验信号名 与芯片引脚对照表,引脚锁定,2.5 Quartus宏功能模块的使用方法,定义： LPM是参数可设置模块库（Library of Parameterized Modules）的英语缩写。 应用： 根据实际电路的设计需要，选择LPM库中的适当模块，并为其设定适当的参数，就能满足自己的设计需要，从而在自己的项目中十分方便的调用优秀的电子工程技术人员的硬件设计成果。 可以以图形或硬件描述语言模块形式方便调用，提高电子设计的效率和可靠性。,使用MegaWiz

5、ard Plug-in Manager,MegaWizard Plug-in Manager可以帮助用户建立或修改包含自定义宏功能模块变量的设计文件，然后可以在顶层设计文件中对这些文件进行例化。 MegaWizard Plug-in Manager运行一个向导，帮助用户轻松地为自定义宏功能模块变量指定选项，可以为参数和可选端口设置数值。,实验三：正弦信号发生器设计,实验目的：进一步熟悉Quartus及其LPM_ROM与FPGA硬件资源的使用方法 实验原理：如下页图所示的正弦信号发生器的结构由4个部分组成：计数器或地址发生器（这里选择6位）；正弦信号数据ROM（6位地址线，8位数据线），含有64

6、个8位数据（一个周期）；VHDL顶层设计；8位DAC（实验中用DAC0832代替）。 其中，顶层文件在FPGA中实现，包括两个部分：ROM的地址信号发生器；正弦数据ROM。均由LPM_ROM模块构成。,实验任务：,任务1：根据P33_Quartus宏功能模块的使用方法，设计6位计数器和正弦波数据存储ROM 。 （实验报告上体现）,实验任务：,任务2：完成正弦信号发生器的完整设计，并给出其时序波形及其分析。 （实验报告上体现）,实验任务：,任务3：硬件验证设计正弦信号发生器的功能。 可选实验电路模式5； DAC0832的8位数据口7.0分别和FPGA的PIO31、30、24相连；时钟信号接系统的

7、clock0。 实验室演示,GW48 EDA 系统实验信号名 与芯片引脚对照表,实验四：8位十六进制频率计设计,实验目的：设计8位十六进制频率计，学习较复杂的数字系统设计方法。 实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号。1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一次测频计数周期作好准备。,测频控制信号可以由一个独立的发生器来产生，如图中的FTCTRL。,根据测频原理，测频控制时序如下时序仿真图所示。,设计要求：FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUN

8、TER32B的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进锁存器REG32B中，并由外部的十六进制七段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下一秒的计数操作作准备。,实验任务：,任务1：根据下图所示的波形，设计频率计的控制模块，并对设计中的各语句功能、设计原理及逻辑功能进行详细的描述。 （实验报告上体现）,实验任务：,任务2：完成频率计的完整

9、设计，并给出其测频时序波形及其分析。 （实验报告上体现）,32位计数器COUNTER32B的仿真波形,32位锁存器REG32B的仿真波形,实验任务：,任务3：硬件验证设计频率计的功能。 可选实验电路模式5； 8个数码管以十六进制形式显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、 256Hz、 3MHz50MHz等；1Hz测频控制信号CLK1Hz可由clock2输入（用跳线选1Hz）。 编译下载后进行硬件测试； 实验室演示,实验任务（选做）：,思考题：参考P228_4位十进制频率计设计，将频率计改为8位十进制频率计，注意此设计电路的计数器必须是8个4位的十进制计数器，而不是

10、1个。,引脚锁定,选作：移位相加硬件乘法器设计,实验目的：学习应用移位相加原理设计8位乘法器。 实验原理：该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。原理是：乘法通过逐项移位相加来实现相乘。从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。,实验任务：,任务1：根据下图所示的波形，设计8位乘法器的控制模块，并对设计中的各语句功能、设计原理及逻辑功能进行详细的描述。 （实验报告上体现）,控制器设计,控制器仿真波形,实验任务：,任务2：依次设计8位移位寄存器、1位乘法器、8位加法器和16位移位寄存器。 （实验报告上体现）,8位移位寄存器设计