分频电路的设计

1、分频电路的设计在数字电路的设计中，我们会经常遇到分频电路，而且分频电路输出信号频率的稳定性、精确度与整个电路的稳定性有着很大的关系。本文就一些常用分频电路作一总结。一、分频众所周知，2分频是最简单的分频，通常用D触发器用作反相器即可以实现2分频，要想实现分频，最简单的方法就是将2分频电路级联，n级联在一起就构成了分频。我们以n=5为例，用MAX+plus II进行仿真，电路如图1所示，我们得到的波形如图2所示：图1 图2由波形我们可以看出，该电路能实现32分频，但由于它采用的是行波时钟，Q4的输出与CLK之间延时为5。n越大，延时就越大。改进图1的电路，我们可以采用同步计数来实现32分频，如图

2、2所示，其中5BITcounter是在MAX+plus II中用生成的5位二进制加法计数器。Q4输出就是32分频的信号，波形如图4所示。图3图4由于图3是采用同步计数器，所以每个输出的延时都一样，都为。保证了系统的同步运行。同样的道理，若n增大时，我们只要改变计数器的位数即可。二、2n分频在数字电路的设计中，2n分频也是经常遇到的。对于2n分频，我们常采用两级分频的方法，第一级用来n分频，第二级用作2分频，这样做的目的就是保证输出信号有50的占空比，若对占空比无要求则可任意实现n分频。以n=25为例，在MAX+plus II中，利用构造一个5bit模为25的加法计数器，电路如图5所示，out即

3、为50分频后的输出，波形如图6所示。图5图6从图6可以看出，out与输入时钟CLK之间的延时是2=6ns。三、分频在一些特殊的数字电路中，可能会用到分频，由于分频是小数，我们不可能对输入信号精确地分频，只能保证输出信号的平均频率与理想的分频频率相等。我们这里以26/3分频为例来介绍这种分频方法。分析：26/3分频的实质就是在26个CLK周期内产生3个周期的输出信号。我们还是采用采用两级分频方法，目的是为了保证占空比为50，第一级分频倍数为13/3，即13个CLK周期内产生3个周期的输出信号。这样我们构造一个模13的4bit加法计数器，利用门电路输出三个周期信号，计数器从0计到3时A输出1，计到

4、7时B输出1，计到12时C输出1，将A、B、C三路信号相或就得到我们想要的波形，电路如图7所示，波形如图8所示。图7图8从波形上可以看出，输出out的平均频率为精确的频率值，但具体到每个周期，它的同期与精确值之间有个小的偏差，它的误差在一个输入时钟周期内。四、分频在数字电路中，有时会遇到同一个电路能产生不同频率的波形，如谐波发生器、FSK的调制等。此时输出频率和输入的频率之间的关系是：M是可变的，M取不同的值对不同的输出频率。这里我们可以采用累加器的方法1来实现这样的分频电路。如图9所示。图9累加器的进位输出output即为分频的频率，再经D触发器便可得到我们想要的频率。这里的FREQUENCY CONTROL(n)为公式中的M，它是累加器的加数，通过D触发器把每次累加的结果送到累加器，作为累加器的被加数。每个时钟周期内累加器加一个M，这样到进位有输出时刚好加了MOD（）次，进位后若有余数则再送入累加器，用作下次累加，这样就保证了平均频率等于精确的频率。我们为以n=5为例来说明这个