低功耗10位100MHz流水线A_D转换器设计

1、集成电路设计贺炜: 低功耗 10 位 100 M H z 流水线 A /D 转换器设计低功耗 10 位 100 MHz 流水线 A /D 转换器设计贺 炜( 西安邮电学院电子工程学院, 陕西西安 710121)摘 要: 介绍了一个 10 位 100 M H z, 1. 8 V 的流水线结构模/ 数转换器( ADC) , 该 A DC 运用相邻级运算放大器共享技术和逐级电容缩减技术, 可以大大减小芯片的功耗和面积。电路采用级联 1 个高性能前置采样保持单元和 4 个运放共享的1. 5 位/ 级M DA C, 并采用栅压自举开关和动态比较器来缩减功耗。结果显示, 在输入频率达到奈奎斯特频率范围内,

2、 整个AD C 的有效位数始终高于 9 位。电路使用 T SM C 0. 18 m 1P6M CM OS 工艺, 在 100 M H z 的采样频率下, 功耗仅为45 mW。关键词: 流模/ 数转换器; 运放共享; 栅压自举开关; 动态比较器中图分类号: T N402- 34文献标识码: A文章编号: 1004- 373X( 2010) 18- 0004- 05Design of A/ D Converter for Low Power 10 b 100 MHz PipelineHE W ei( Schoo l of Elect ro nics Eng ineering , Xi an Uni

3、v ersity o f P osts and T elecom munications, Xi an 710121, China)Abstract: A n analog to dig ital conver ter ( A DC) for 10 b 100 M Hz 1. 8 V CM OS pipeline is pr esented in t his paper . A ad-jacent stag e operational amplifier sharing techno lo gy and prog ressiv ely reduced capacitance technolog

4、 y a re adopted in the AD C, which can reduce the chip ar ea and po wer dissipatio n g reatly. T he capacitor scaling appr oach is used for the same pur-pose. A high per formance sample/ ho ld unit and four gain- boo sted amplifier s ar e emplo yed in the cir cuit. T he simulation result sho ws that

5、 the effective number o f bits ( EN OB) of A DC is hig her than 9 b as the input fr equencies is up to N yquist r ate at 50 M Hz. When t he 0. 18 m 1P6M CM OS pr ocess of T SM C is used fo r the circuit, the po wer disspation is only 45 mW at the sample f requency of 100 M Hz.Keywords: A DC; amplif

6、ier sharing ; boo tst rapping switch; dy namic co mpar ator0引 言在混合信号集成电路系统中, 模/ 数转换器( ADC)是一个关键的模块。许多现代应用, 如数字便携设备、视频处理及无线通信等, 都要求具有高采样率、低功耗的模/ 数转换器 1- 2 。同时, 由于许多模/ 数转换器被使用在电池供电的便携式设备中, 降低其功耗就变得越加重要。对于 10 b, 1 M SPS 以上的 ADC 系统而言, 流水线结构是一种合适的设计方案 3 。在此阐述了能够满足 10 位精度、100 MH z 采样率的流水线结构 ADC, 并且运用了相邻两级

7、共用一个运放的运放共享技术和逐级电容缩减技术来减小功耗和面积。该模/ 数转换器中采用了低功耗增益提高运算放大器和动态比较器等元件, 也更好的降低了功耗。1 ADC 电路结构1. 5 位/ 级结构的 ADC 具有许多优点 4- 5 , 首先每收稿日期: 2010-04-23级多产生一位冗余位来进行数字冗余修正, 大大减小比较器失调造成的影响。其次较小的单级分辨率可以获得较高的速度。1. 5 位/ 级结构的单级闭环增益为 2, 开关电容电路可以具有较小的负载电容和反馈因子, 因此每级可以获得较大的带宽。所以本电路采用1. 5 位/ 级级联的结构。图 1 为本文所采用的流水线 A DC 结构, 采用

8、了每级1. 5 位流水线级级联。最前端是一个高性能采样保持电路, 虽然采样保持电路需要消耗大量的功耗, 但它能够较好地减小由于 M DAC 和子 ADC 之间的采样信号失配造成的孔径误差, 可以使得电路性能得到较大提高。依次级联 8 个相同的 1. 5 位/ 级结构 M DAC, 最后一级是一个 2 位的 FLASH ADC。所得到的 18 位数字输出依次经过时间对齐电路和数字校正电路, 经过数字校正后得到所需要的 10 位数字输出。如图 1 所示, 电路采用相邻级运算放大器共享技术,后面的 8 个 MDAC 仅需要 4 个运算放大器。为了更好地降低功耗, 电路使用了逐级电容缩减技术。电路中的

9、Stage 1& 2 和 Stage 3& 4 采用了相同的运算放大器,4现代电子技术 2010 年第 18 期总第 329 期集成电路Stage 5& 6 和Stage 7& 8 进行了缩减, 缩减因子为 0. 7。图 1 ADC 整体结构1. 1 采样保持电路结构图 2 为电容翻转型采样保持电路的结构图。相对于电荷转移型的采保电路, 这种结构具有较大地反馈系数和较少的电容, 使得电路具有实现面积小, 噪声低, 功耗低, 保持相建立时间短等优点, 因而更适合于高速的流水线 ADC。在全同步时钟控制下运行。在采样相时, 运放处于失调消除状态, 对电路不能产生任何作用, 但同时运放仍要消耗大量的

10、静态功耗。所以采用运放共用技术很明显能够减少一半的运放, 减小大量的功耗。图 3 为运算放大器共用技术的原理图。相对于普通结构 M DAC 的流水线 ADC, 该改进结构的 ADC 两级共用一个运放。在时钟相clk1 时, n 级采样余量信号为 V res( n- 1) , n+ 1 级利用运放处于保持状态。但当下一个相位时, n 级利用同一个运放进入保持状态, 而 n+ 1 级则采样为 V res( n) , 也就是 n 级的余量输出。图 3 中只给出了单端结构, 实际的电路一般都为全差分结构。图 2采样保持电路结构电路图该电路工作在采样和保持 2 个阶段: 采样阶段,clk1, clk1p

11、, clk1pp 为高电平, clk2 为低电平, 此时输入信号存储在电容上, clk1pp 先于 clk1p 和 clk1截止, clk1 p 先于 clk1, 采用 2个提前截至的时钟波形是为了减小图中采样开关的沟道电荷注入的影响 6 。保持阶段, clk1, clk1 p, clk1 pp 为低电平, clk2 为高电平, 存储于采样电容的电荷传输至采样保持电路的输出并驱动下级负载。该电路的闭环增益为 1。由于开关的开关电阻和电荷注入会对电路产生巨大的影响, 图 2 中的输入采样开关采用了栅压自举开关, 这样可以较大的避免与输入信号相关的电荷的注入。1. 2运放共享技术根据流水线 ADC

12、 工作的原理, 从时序上来看, 单个的 MDAC 中的运放只有在保持相处于放大状态。而且前一级的保持与后一级的采样同时进行, 整个 ADC图 3运算放大器共用技术原理图和失调消除时钟图但是, 运放共用技术存在 2 个缺点: 一是该技术需引入新的开关, 进而引入了串联电阻, 该串联电阻与运算放大器的输入电容结合, 影响了增益级的建立时间。在高采样频率情况下, 通常通过增大开关的宽长比来减小串联电阻, 但是增加了开关引入的非线形和失调即沟道电荷注入、时钟馈通。二是运算放大器的输入失调没有时间置零。因此由于放大器的有限增益, 每次输入采样值均受前次采样的影响, 同时放大器总是工作在保持状态下, 其引

13、入的失调电压和 1/ f 噪声亦不能消除。从而影响电路的性能 7 。在本设计中, 为了避免由于运放没有失调消除的过程而产生误差累积的问题, 通过增加一个失调消除开关和增加一个失调消除脉冲, 可以较好地解决这个问题。如图 3 中所示, clkA 时钟为运放输入失调消除时钟相, clk1 与 clk2 为整个 ADC 电路所用的两相不交叠时钟。由于在运放共享结构中, 运放在 clk1 与 clk2 两相均处于保持状态的负反馈中。为了不改变电路结构和时钟相, 在 clk1 与 clk2 均为低的时候, 引入一个新的时钟脉冲 clkA, 来开启运放输入端连接到地的一个开关进行失调消除。通过这样在两相不

14、交叠时钟间隙增5集成电路设计贺炜: 低功耗 10 位 100 M H z 流水线 A /D 转换器设计加一个失调消除脉冲, 较好的解决了运放共享结构中输入失调累积所造成的影响。2 电路设计实现2. 1 运算放大器的设计为了达到 10 位以上的线性度, 放大器的开环放大倍数至少大于 60 dB; 为了满足 100 M H z 的采样频率,放大器的稳定时间需小于 5 ns。鉴于上述要求, 本文设计的运放为折叠式全差分共源共栅结构, 并采用增益增强技术( g ain- boo st) 来提高增益。尽管折叠式共源共栅运放与套筒式共源共栅运放相比较具有功耗大、折叠点处寄生电容较大等缺点, 但它却具有高摆

15、幅的优点, 尤其是它的输出范围不会受到共模输入电压的影响。这对模/ 数转换器的动态范围的提高是非常有帮助的。本文通过调整电路参数, 以得到优化的电流, 使其恰好同时满足转换速率和建立时间对放大器电流的要求。传统的设计方法只是经验性的使转换速率约为 1/ 2 个采样周期的 1/ 3 1/ 4, 因此, 它比传统设计方法具有更小的功耗。运放电路如图 4 所示, 运放的增益为:A gm1 ( A p gm7 r o7 ) ( r o1 / ro9 ) / ( A n gm5 ro5 ) ro3 图 4 中 A p , A n 分别为增益增强的辅助运放, 辅助运放同样采用折叠式共源共栅结构。可见增益增

16、强技术引入了辅助放大器无疑极大的提高了主放大器的增益, 但是它也在放大器的传输函数中引入了一对零极点对( po le- zero doublet) 。尽管它对放大器的频率响应没有影响, 但却影响了放大器时域响应 8 。一般要求辅助放大器的单位增益带宽至少与主放大器的带宽相等或稍大, 此外要求它的次主极点尽可能大, 也就是它的相位裕度要求 75 以上。时引入不同的电容负载, 这会增加电路的失真和谐波。而连续型共模反馈电路虽然能够在双相时都正常工作,但同时会增加开关电容电路的功耗和影响运放输出摆幅。本文采用图 4 中的双相开关电容共模反馈电路, 这样的电路适合本电路采用运放共享技术以后, 运放需要

17、双相工作的特点。该共模反馈电路通过增加 2 个电容和三组开关, 使得共模反馈电路能双相工作。其中 C1 , C2 的取值对共模反馈相当重要, 较大的 C2 可以使共模电压更加精确,而 C1 和 C2 的比值又决定了共模反馈建立的时间。运算放大器的几个性能参数见表 1。表 1运算放大器性能参数T T ( 75 )FF( 0 )SS( 125 )Gain / dB989391GBW / M H z520575450Phas e M argin / ( )71.3667.2369.53Settlin gTim e / ns3.63.24.1Output Sw in g / V1.61.61.62.

18、2 改进的栅压自举采样开关采样开关对整个电路的性能有着至关重要的作用,较大的开关会使得电荷注入、时钟馈通效应更加显著,而较小的开关又由于导通电阻过大, 引入一个极点。图 5 为本文采用的栅压自举开关 9 , 电路原理为:假设采样时钟的高电平等于电源电压 V DD , 低电平为 0, 那么电路上电一个时钟周期后, C1 , C2 均充电到 V DD 。因此 M 3 的栅极低电平为 V DD , 高电平为 2V DD 的方波信号。在 为高电平时, M3 和 M 12 同时导通, 使电容 C3 充电至电源电压 V DD 。图 4增益增强折叠式共源共栅运放和共模反馈电路由于全差分结构需要共模反馈电路来

19、稳定输出的共模电平。常见的开关电容共模反馈电路在两个相位图 5栅压自举开关此时 M 10 , M7 导通, M 11 的栅极通过 M 7 和 M 10 与地相连, M11 处于断开状态。当 为低电平时, M10 , M 3 , M12 断开, M8 , M9 导通, 这样 C3 上的电压 V DD 加到 M 11 的栅源两端, V GS = V DD 。因此 为高电平时, 这个栅压6现代电子技术 2010 年第 18 期总第 329 期集成电路自举开关导通,为低电平时栅压自举开关断开。在此采样保持电路和前两级 MDAC 电路的采样开关均采用了上图所示的栅压自举开关。结果显示采用栅压自举后的采样

20、保持电路的线性度大大提高。采用了这样的采样开关后, 在输入信号频率范围在50 M H z 以内, 采样保持电路的SFDR 始终能保持在87 dB以上。较高性能的采样保持电路也决定了整个 ADC 能够较好地工作在欠采样情况下。2. 3 动态比较器由于采用 1. 5 位/ 级的结构, 即使比较器具有较大的失调误差, 数字校正电路还是可以轻易的将这种误差消除, 从而保证了结果的正确性。在本设计中, 只要比较器的失调误差在 200 m V 范围之内都可以接受, 对比较器的设计要求放宽很多, 就极大地提高了设计的灵活性。动态比较器具有结构简单、功耗小、而且可以内置可调翻转点的特点。但是其缺点是大的失调和

21、回踢噪声。在此所采用的动态比较器结构如图 6 所示。3 性能结果与分析本文利用运放共享技术设计了一个10 位100 M H z 的流水线 ADC, 该 ADC 的最前端是一个输入带宽很大的采样保持电路, 之后的 8 级 MDA C 输出利用运放共享技术使用了 4 个运算放大器, 产生 16 位数字输出。最后一级为一个 2 位的 FLA SH 模/ 数转换器。最终产生的 18 位输出经延迟对准后输入数字修正电路得到最后的 10 位数字编码。本设计采用的是 TSM C 0. 18 m, 混合信号 1P6M CMOS 工艺模型, 提供 MIM ( metal- insulator- metal) 结

22、构电容, 采用电源电压为 1. 8 V。使用 Spectre 进行验证。结果可得在 100 MH z 采样频率下, 采用电容缩放技术后整个 ADC 电路的功耗为 45 m W。首先输入一个缓变斜坡电压进入模/ 数转换器, 斜坡的变化时间和电路仿真时间必须保证 ADC 能够每个周期输出增加 1 位, 也就是至少需要 1 024 个周期。图 7为输入斜坡电压后, 得到的 10 个数字码的输出情况。缓变的斜坡电压输入会使得输出每次按照递变的顺序变化, 而从图 5 图 9 中可以很明显地看到任意相邻的 2 个数字码都是按照 00- 01- 10- 11 的顺序递变。通过观察所有的 1 024 个数字输

23、出码, 未发现任何误码和失码的情况。图 6动态比较器图 6 中 M10 和 M11 组成了一个锁存器( Latch) , M 9和 M12 用来复位锁存器。M 1 M 4 工作在线性区, 相当于可调电阻, 当输入信号变化时, 左右支路的等效阻抗也会发生变化。当锁存信号 Latch 为高电平时, 处于锁存阶段, M5 和 M 6 的漏极分别接到 Latch 的输出端 A点和 B 点。此时, M 7 和 M8 仅起到了一个开关的作用,而 M3 和 M 4 则有加强 Latch 正反馈的作用, 它们的正反馈增益是由 M 5 和 M 6 源极的电阻来决定的。通过正反馈, 源极电阻小的那路输出为高, 电

24、阻高的那路输出为低。比较器的阈值由差分对的电流分配来决定, 文献 10 给出了详细的推导, 而在实际设计时, 常需要通过仿真来设计比较器的阈值电压。而本文中需要的阈值电压为+ 1/ 4V ref 和- 1/ 4V ref 。仿真结果表明, 比较器最高工作频率能够达到300 MH z。蒙特卡罗分析表明, 比较器的输入失调在图 7缓变斜坡电压输入的数字输出62 mV以内, 满足 1/ 4V ref 的失调范围要求。7集成电路设计贺炜: 低功耗 10 位 100 M H z 流水线 A /D 转换器设计图 8 所示为输入信号为 10 MH z( 奈奎斯特频率) , 采样频率 100 MHz, 采样点

25、数为 4 096 时的数字输出经 Matlab 进行傅里叶变换的频谱结果输出, 由图可知, SNDR= 58. 4 dB, SFDR= 79. 6 dB, 此时ENOB= 9. 5 位。图 9 所示为采样频率 100 M H z 时 SINAD 随输入信号频率的变化曲线。可见, 在整个奈奎斯特频率内,电路均能达到 9 位以上的有效精度。ADC 各项性能参数如表 2 所示。图 8 f in = 14. 934 M Hz, f s = 30 M H z 时输出的傅里叶变换图 9 采样频率 100 M Hz 时 SIN A D 随输入信号频率的变化表 2 ADC各项性能参数电源电压1. 8V工艺TS

26、M C 0. 18m CM OS分辨率10 b采样速率100 M SPS59. 12 dB 1M Hz inpu tS NDR58. 4 dB 10M Hz inpu t57. 1 dB 50 M H z in put79. 6 dB 1 M Hz inpu tSFDR74. 2dB 10 M Hz inpu t69. 2dB 50 M Hz inpu t功耗45 m W4结 语本文设计了一个 10 位 100 M H z 的低功耗流水线 ADC 电路。该 ADC 采用了相邻两级共用一个运放的运放共享技术和逐级电容缩减技术来减小功耗和面积。在输入频率达到奈奎斯特频率范围内, 整个 ADC 的有

27、效位数始终高于 9 位。在 100 M H z 采样频率下, 电路的功耗仅为 45 mW。参 考 文 献 1 A LL EN P hillip E, HO LL BER G Doug las R. CM OS analo g circuit design M . 冯军, 译. 2nd ed. 北京: 电子工业出版社 , 2005. 2 汪月花, 宁宁, 刘源. 流水线 A DC 增益误差及电容失配对线性度的影响 J . 微电子学, 2008, 38( 2) : 178- 186. 3 WA WR YN K , SU SZY N SKI R, ST RZESZEWSK I B. L o w po

28、 wer cur rent mode 8 1. 5 b stag es pipelined A/ D conver ter J . M ix ed Desig n of Integr ated Cir cuits & Systems, 2009, 39: 644- 647. 4 L EW IS StephenH ,FET T ERM AN HSco tt, G ROSSGeo rg e F, etal.A 10 b20 msample/ sanalo g to digit alconvert er J .IEEE JSSC,1992, 27( 3) :351- 358. 5KER AM A T A,T A O Z. A capacitor mismatch and g ain in-sensitiv e 1. 5 b/ stag e pipelined A/ D converter C