时间交织ADC数字校正算法的研究与开发

1、电 子 科 技 大 学UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA硕士学位论文MASTER THESIS（电子科技大学图标）论文题目时间交织 ADC 数字校正算法的研究与开发学 科 专 业微电子与固体电子学学号201221030113作 者 姓 名唐瑞指 导 教 师宁 宁副教授分类号密级UDC 注 1学位论文时间交织 ADC 数字校正算法的研究与开发（题名和副题名）唐瑞（作者姓名）指导教师宁 宁副教授电子科技大学成 都（姓名、职称、单位名称）申请学位级别硕士学科专业微电子学与固体电子学提交论文日期2015.03.25论文答辩日

2、期2015.05.11学位授予单位和日期 电子科技大学2015 年 6 月 30 日答辩委员会主席评阅人注 1：注明国际十进分类法 UDC的类号。RESEARCH AND DEVELOPMENT ON DIGITAL CALIBRATION ALGORITHM OF TIME INTERLEAVED ADCA Master Thesis Submitted toUniversity of Electronic Science and Technology of ChinaMajor:Microelectronics and Solid State ElectronicsAuthor:Tang

3、RuiAdvisor:Ning NingSchool:School of Microelectronics andSolid-State Electronics独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。作者签名：日期：年月日论文使用授权本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定，有权保留并向国家有关

4、部门或机构送交论文的复印件和磁盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。（保密的学位论文在解密后应遵守此规定）作者签名：导师签名：日期：年月日摘 要摘要随着 IC 产业的快速发展和数字技术在信号处理、存储、传输等领域的广泛运用，作为真实世界与数字世界桥梁的模数转换器（ADC）日益成为国内外相关机构的研究热点。然而，受制于集成电路设计与制造水平，单一通道 ADC 的性能经过一段的时期高速提升已经接近发展瓶颈。时间交织模数转换器(time-interleavedADC)使用多个子 ADC

5、 同时工作，并交替输出转换结果，从而在不增加设计难度的情况下成倍提高系统的转换速率，为突破 ADC 性能的发展瓶颈提供了有效方法。然而，包括失调失配、增益失配和采样时钟偏移等通道间失配严重影响了时间交织 ADC 的性能。本文详细研究了 TIADC 中上述三种误差的产生、对系统性能的影响及频谱上的体现。在分析对比现有的误差校正方法之后，根据通道间失调失配、增益失配和采样时钟偏移三种非理想因素的统计规律，提出了自适应的数字后台校正算法。然后使用 simulink 建模与仿真验证了算法的有效性，并使用verilog 硬件描述语言完成了校正系统的代码设计与仿真，最后基于 55nm CMOS工艺，使用数

6、字集成电路后端设计相关 EDA 工具完成了校正系统的物理综合、版图设计与优化、逻辑等效检查与时序分析、后仿真等工作。校正系统算法简单，易于实现，校正效果明显，对于工作于 800MHz 的 2 通道 12bit 时间交织 ADC，校正后数据的 SNR 提升了 37dB，ENOB 提升了 6 bits。关键词：时间交织，ADC，通道间失配，数字校正，数字后端IABSTRACTABSTRACTWith the rapid development of the integrated circuit industry and the widespread applications of digital

7、technology in the fields of information processing, storage and transmission, as the bridge of the real world and digital world, ADCs are becoming a hot research topic of related institutions at home and abroad. However, limited by the quality of integrated circuit design and manufacturing technolog

8、y, after a period of rapid growth, the poformance of single channel ADCs is coming to a bottleneck. In time-interleaved ADC, several ADCs work parallelly and output the converted data in sequence. This architecture, which multiples the conversion rate without increasing design difficulty, provides a

9、n efficient way to break through the bottleneck of ADCs development.However, the poformance of time-interleaved ADCs is seriously affected by inter-channel mismatches, such as offset mismatch, gain mismatch and sample clock skew. Detailed analysis on the causes, impact and reflection on frequency sp

10、ectrum of these inter-channel mismatches is presented in this paper. After analysis and comparison of existing error calibration methods of the mismatches, we proposed an adaptive digital background calibration method, based on the statistical characteristic of these three kinds of nonideal factors.

11、 With the feasibility of the algorithm verified by Simulink, we built and tested the calibration architecture by verilog HDL and accomplished the physical synthesis, layout design and optimization, logic and timing check and post-simulation by digital IC back-end EDA tools. The calibration architect

12、ure is easy to implement with samall hardware consumption, the effect of calibration is obvious, for a 12 bits 800MHz TIADC, the SNR is improved by 36 dB and the ENOB is improved by 6 bits.Keywords: time-interleaved, ADC, inter-channel mismatch, digital calibration, digital back-endII目 录目 录第一章 绪 论 .

13、11.1研究工作的背景与意义 .11.2时间交织 ADC 国内外研究现状 .21.3论文的主要工作及结构安排 .4第二章 时间交织 ADC 基本原理与误差分析 .52.1 ADC 的性能指标 .52.2时间交织 ADC 的基本原理 .72.3时间交织 ADC 的误差分析 .82.3.1通道间失调失配的影响 .92.3.2通道间增益失配的影响 .112.3.3通道间采样时钟偏移的影响 .142.4本章小结 .16第三章 时间交织 ADC 通道间失配校正方法研究 .173.1已有的通道间失配校正结构 .173.1.1失调失配的校正 .183.1.2增益失配的校正 .193.1.3采样时钟偏移的校正

14、 .203.1.4参考 ADC 的校正结构 .213.1.5单一前置 SHA 结构 .223.1.6基于 LMS-FIR 及内插滤波的校正方法 .233.2失调失配的后台校正方法 .233.3增益失配的后台校正方法 .263.4基于均衡算法的采样时钟偏移校正 .283.5建模与仿真 .323.6本章小结 .35第四章 时间交织 ADC 数字校正电路的设计 .364.1校正系统的结构设计 .364.2 verilog 代码设计 .374.2.1 SPI 接口设计 .374.2.2时钟与复位信号 .38III目录4.2.3校正模块设计 .394.3设计优化 .404.3.1流水线技术 .404.3

15、.2电路交织技术 .414.4代码仿真 .424.5本章小结 .43第五章 时间交织 ADC 数字校正电路的后端实现 .445.1数字后端流程 .445.2逻辑综合 .455.3版图规划与自动布局布线 .465.3.1布图与布局 .475.3.2时钟树与时钟优化 .485.3.3布线与优化 .495.4形式验证 .515.5静态时序分析及后仿真 .515.6 DRC & LVS .535.7本章小结 .53第六章 总结与展望 .546.1全文总结 .546.2后续工作展望 .54致 谢 .55参考文献 .56攻读硕士学位期间取得的成果 .59IV第一章 绪 论第一章 绪 论1.1 研究工作的背

16、景与意义随着集成电路产业的快速发展，数字信号处理技术因其高速、高精度、低成本、抗干扰等优点而被广泛运用于通信、医疗、消费电子等各个领域。然而，现实世界中的声音、图像、光、电、温度、压强等绝大多数物理量都是模拟信号，必须通过 ADC（模数转换器）这一衔接模拟世界和数字世界的重要桥梁，才能运用于数字信号处理。当今，无线通信1、雷达2、测量3以及图像处理等领域对高速、高精度、低功耗 ADC 的需求日益增加。因此，高性能 ADC 的研究与开发对整个信息产业的发展具有非常重要意义。自 20 世纪 70 年代出现集成单片 ADC 以来，各种结构的 ADC 就成为国内外相关机构的研究热点，其类型主要有快闪式

17、，折叠型，逐次逼近型，- 调制型，流水线型等4。快闪 ADC 的采样频率高，但其比较器个数随分辨率而指数增加，因而受制于面积和功耗，分辨率较低；过采样 ADC 可以实现较高的分辨率，但牺牲了转换速率，一般应用于 MHz 以下的信号；折叠式结构的 ADC 输入带宽较高，但功耗和面积较大，采样频率低；逐次逼近结构的 ADC 具有面积小、功耗低、结构简单等优点，但速度相对较低；- 调制型 ADC 具有较高的转换精度，但是采样频率受限；流水线型 ADC 的分辨率高、转换速度快，缺点是结构复杂，面积和功耗大，而且对高性能运放的要求以及噪声的影响限制了这种结构向更高速、更高分辨率的方向发展5-10。速度和

18、精度是 ADC 最重要的两个性能指标，然而这两个指标又是相互制约，需要在设计中折衷的。对性能领先的 ADC 的速度和精度进行统计，其边界大约符合 1 Bit/倍频率的规律11，即速度每提高 1 倍，精度将下降 1 Bit。然而，高速发展的数字处理系统对作为模数接口的 ADC 的速度与精度的要求越来高，使其成为了制约混合信号系统性能的短板。在现有的设计水平与工艺下,采用并行结构是一个突破速度和精度边界的有效方法。时间交织(Time-Interleaved)ADC 使用多个通道 ADC(Sub-ADC)并行釆样同一信号,各通道 ADC 分别完成转换，并将结果交替输出，理论上可以成倍地提高系统的转换

19、速率。然而,TIADC 子通道之间存在的失配现象，制约了交织后系统的转换精度，尤其对于高速高精度 TIADC 来说，非理想因素已经严重影响系统的信噪比12。因此，为了实现高性能的 ADC，就需要消除这些失配。时间交织 ADC 系统中主要有失1电子科技大学硕士学位论文调失配（Offset mismatch）、增益失配（Gain mismatch）和采样时间偏移失配（Timing skew mismatch）等三种失配。以 Pipelined 结构的子通道 ADC 为例，失调误差通常由采样保持电路和比较器的静态失调引起，增益失配通常由运放有限增益或电容失配引起；而采样时间失配通常由多相时钟产生电路

20、的非理想因素及时钟走线不匹配引起13。由于多通道在版图设计时很难做到完全对称和匹配，在芯片制造过程中也会存在片上偏差（On Chip Variation），另外，在芯片工作过程中，温度、电压等环境条件的变化也会导致失配出现，故而通道间存在失配是不可避免的。在实际的时间交织 ADC 系统设计中，如果不对以上通道间失配进行校正处理，其系统输出有效位数很难超过 7 至 8 比特14。因此，对 TIADC 误差及其校正的研究，尤其是通道间失配的检测和校正技术，具有很高的研究价值和实际意义。1.2 时间交织 ADC 国内外研究现状随着芯片制造工艺的发展和设计方法的日趋成熟，IC 的性能得到不断提高，高速

21、、高精度的 ADC 也不断涌现。国外的集成电路设计起步较早，其制造工艺也比较成熟，对高性能 ADC 的研究与开发也处于领先地位。美国的一些大型 IC 公司，如德州仪器公司（ TexasInstruments ）、美国国家半导体公司（ NationalSemiconductor）、模拟器件公司（ADI）、美信（Maxim）等几乎占领了高端 ADC产品的大部分市场。斯坦福大学（Stanford）、麻省理工（MTI）、伯克利分校（Berkeley）等高校以及一些研究机构在学术方面也一直处于领头羊的位置。时间交织 ADC 思想由 Black 和 Hodges 首先提出15，随着单一结构 ADC 的发展

22、到达瓶颈，TIADC 正受到越来越多的关注和青睐。其中子通道 ADC 结构有流水线式、逐次逼近式和全并行式等，提出的校正方案也比较多。2001 年，戴维斯分校的 Jamal，采用斩波校正方法消除比较器失调，采用微小延迟 FIR 滤波器来实现时钟偏移的校正16，实现了 10 位 120MS/s TIADC。2006 年，戴维斯分校的 YuHui Huang，提出了基于自适应滤波方法的盲校正方案17，并分别对两通道、四通道和多通道结构进行了推导与证明。2006 年，Sandeep K.Gupta 等人提出 1GS/s 采样速率、11 位分辨率和 250mW 功耗的 TIADC18，通过前置 SH

23、和子通道 SH 配合进行双采样，从而在减小时钟偏移误差的同时，提高了子通道 ADC 采样信号的稳定性。2008 年，Simon M. Louwsma, Maarten Vertregt 等人采用 0.13m CMOS 工艺，研制了一款精度为 10 位，采样率为 1.35GSps 的 ADC。该 ADC 采用 16 通道时间交织技术，单个通道由采样保持电路和两级逐次逼近 ADC 组成，使得在保证2第一章 绪 论高采样率时减小功耗19。2011 年，斯坦福大学的 Manar 和 Boris 等人设计了 8 通道 flash 结构的TIADC，采样速率达 12GS/s 20。采用自适应滤波技术估计比

24、较器失调量，并使用电流调整进行补偿。同时利用一个参考 ADC 检测各通道的时钟偏移，再通过反馈调节时钟的延迟。2014 年，卡耐基梅隆大学的 Vanessa Hung-Chu Chen 和 Lawrence Pileggi 基于32 nm CMOS SOI 工艺，实现了 20 GSPS 转换速率的超高速 ADC21。该芯片采用8 通道 6bits 并行式 ADC 交织结构，为了校正采样时钟偏移误差，在片内设计了一组额外的 DAC 和 ADC 来完成采样时钟偏移的检测，通过查找表确定延迟控制码，再返回始终控制单元以完成校正。相对于高校和研究机构对新结构和校正算法的关注与探索，国外 IC 企业更注

25、重使用成熟设计保证产品的实用性与高可靠性。2008 年，INTERSIL 发布的 ISLA112P50 和 KENNET 公司的 KAD5512P50采样速率均达到 500MSps，精度为 12 位，其功耗分别只有 468mW 和 400mW。这两款 ADC 均采用了双通道时间交织技术，并且都使用了数字校正技术来提高其精度。2013 年恩智浦半导体公司 Erwin Janssen 等人基于 65 nm CMOS 工艺，采用 64通道 11 位 SAR ADC 搭建交织结构，实现了 3.6 GSPS 的转换速率。该结构即引入了通道内数字校正来校正建立误差和失调，还针对通道间失配引入了数字后台校正

26、，使其有效位接近 9 位22。2013 年博通公司的 Aida Varzaghani 等人基于 40 nm 标准 CMOS 工艺，实现了6 位 10.3 GSPS 的超高速 ADC23。该芯片采用 4 个 2.57 GSPS 的并行式 ADC 构建时间交织系统。通过引入一个 8bit DAC 在上电时工作来进行初始状态的失调和增益失配的校正，通过引入前馈均衡器（feed-forward equalizer）来进行采样时钟偏移的校正。2014 年，IBM 公司的 Lukas Kull 等人推出了 8 位，90GSPS 时间交织 ADC24，采用 64 通道 SAR ADC 交织结构，转换精度为

27、8 位，总功耗仅为 667 mW。从代表国际最先进水平的 ADC 产品中，可以看到使用时间交织技术是解决高采样率的有效方式，数字校正技术也是时间交织 ADC 系统中不可或缺的一部分。国内对 TIADC 的研究起步较晚，制造工艺以及设计水平上还有待提高。相对于国外，在学术研究方面和成熟 ADC 产品上，都还存在着比较大的差距。2006 年，东南大学吴光林等采用基于最佳平方逼近的数字校正算法, 设计实3电子科技大学硕士学位论文现了 10 bits、720MSps 的四通道流水线结构的时间交织 ADC25。2010 年，复旦大学叶凡等实现了 14 bits，200MSps 的 TIADC，基于 LM

28、S-FIR自适应滤波及内插滤波的进行校正26。此外，中科院，电子科技大学等高校对时间交织 ADC 也有相关研究，而国产高性能 TIADC 芯片产品还未见报道。从上述国内外研究现状来看，对多通道高速高精度 ADC 及其校正方法的研究和开发正在快速发展，国内对该领域的探索和研究还有很大的进取空间。加大该领域的研究投入，具有重要的意义，一方面可以提高我国在高速高精度数模混合电路与系统方面的研究设计水平，另一方面可以通过自主研究设计并生产高性能ADC，打破国外产品的垄断，保障国家信息安全。1.3 论文的主要工作及结构安排本文将对时间交织 ADC 系统的失配误差及其校正技术进行深入研究，并详细介绍时间交

29、织 ADC 误差分析及校正算法设计与建模、电路系统规划和代码设计及 ASIC 后端实现的整个设计过程。第一章简单介绍 TIADC 及其失配校正的研究现状。第二章介绍 TIADC 的基本原理，并分析其误差来源及对系统输出的影响。第三章分析比较现有的 TIADC 通道间失配的校正方法，并提出对于失调失配、增益失配和采样时间偏移的后台校正方法和建模仿真结果。第四章阐述校正系统的电路设计、代码仿真及优化。第五章介绍校正系统的后端设计过程、版图设计优化、时序检查与后仿真结果。第六章是结论和展望。4第二章 时间交织 ADC 基本原理与误差分析第二章 时间交织 ADC 基本原理与误差分析本章介绍了 TIAD

30、C 的理论基础，包括 ADC 的关键性能指标，TIADC 的原理及其误差模型，最后分析了通道间失调失配、增益失配和采样时钟偏移对系统性能的影响。2.1 ADC 的性能指标ADC 的性能指标可分为静态性能参数和动态性能参数。分别主要包括分辨率、失调误差、增益误差、微分非线性、积分非线性和信噪比、信噪失真比、无杂散动态范围、有效位数等。本节将介绍与本文相关的 ADC 基本特性参数。(1) 分辨率(Resolution)ADC 的分辨率体现了其设计精度，是可以引起输出状态跳变的模拟信号变化的最小值，通常用位数 N 表示，一个 N 位的 ADC 有 2N 个可能的输出状态。(2) 失调误差(Offse

31、t Error)失调误差为输入零电位时得到的输出与零的差值，主要由输入失调电压和温度漂移导致,如图 2-1 所示。digital output111001000理想转换曲线实际转换曲线offset error1/41/23/41analog input图 2-1 带失调误差的转换曲线5电子科技大学硕士学位论文(3) 增益误差(Gain Error)增益误差是指忽略失调误差后，使 ADC 的输出为满摆幅的理想输入电压与实际输入电压之差，如图 2-2。digital output11理想转换曲线gain error实际转换曲线100100analog input01/41/23/41图 2-2 带

32、增益误差的转换曲线(4) 信噪比(SNR)信号噪声比（Signal-to-Noise Ratio, SNR）：ADC 输出频谱中信号分量与不包括直流分量与谐波分量在内的噪声分量和的功率之比。SNR 可以表示为：SNR =10log10 P s(2-1) Pn 对于理想的 ADC，由于量化噪声，其 SNR 与分辨率 N 满足下面的关系：SNR 6.02 N +1.76(2-2)(5) 信噪失真比(SNDR)信噪失真比（Signal to Noise and Distortion Ratio, SNDR）：频谱上输入信号与噪声和所有谐波之和的功率之比，可以表示为：PsSNDR =10 log(2-

33、3)10Pn+ Ph k =16第二章 时间交织 ADC 基本原理与误差分析(6)无杂散动态范围(SFDR)无杂散动态范围（Spurious Free Dynamic Range, SFDR）：信号分量和最大谐波分量的功率之比：SFDR =10 log10Ps(2-4) max (Ph ) (7) 有效位数(ENOB)有效位数（Effective Number of Bits, ENOB）：非理想 ADC 的实际精度，其计算方法可以表示为：ENOB =SNDR -1.76(2-5)6.022.2 时间交织 ADC 的基本原理数字系统的快速发展迫切要求作为模数接口的 ADC 朝着高速、高精度方向

34、发展，然而同时要求高速度和高精度往往是矛盾的，由于芯片制造工艺和设计水平限制，单一结构 ADC 的性能提升空间逐渐变小。TIADC 自上世纪 80 年代提出以来，受到国内外的广泛关注并逐渐成为研究热点。该结构突破了单通道 ADC 转换速率的瓶颈，采用多个相同的 ADC 依次采样输入信号，各自完成模数转换工作后交替输出结果，如图 2-3。理论上该结构在保持与单个 ADC 相同的转换精度的前提下，可以将采样速率提升 M 倍（M 为通道 ADC 的个数）。SHA_1 SubADC_1Clk_1SHA_2 SubADC_2VinDoutClk_2SHA_M SubADC_MClk_M图 2-3 时间交

35、织 ADC 系统原理如图 2-4 所示，在 M 通道 TIADC 系统中，各通道 subADC 的采样时钟clk_i(i=1,2M)由系统时钟 clk_sys 经过 M 分频得来，相邻两个 clk_i 间存在一个7电子科技大学硕士学位论文系统时钟周期 T 的固定延迟，所以每个 subADC 的采样周期 Ts 均为 T 的 M 倍，即 Ts=MT。所以 f=Mfs（f=1/T，fs=1/Ts），即系统采样频率为 subADC 的 M 倍。从数据输出角度看，M 个通道 subADC 产生的数据依次输出，相邻通道输出的延迟为 T，所以系统数据输出周期为 T，数据输出频率为系统采样频率 f。clk_sysclock generatorTclk 1clk 2clk M-1clk Mclk_sysclk_1clk_2clk_M-1clk_MTs=MT图 2-4 时间交织 ADC 的采样时钟2.3 时间交织 ADC 的误差分析理想情况下，TIADC 的转换精度应该与通道子 ADC 保持一致，但是片上误差（OCV）、设计