第四章 总线.ppt

1、第四章 总 线,41 总线概述 总线(BUS)是计算机系统中各部件间传送信息的公共通道，是微机的重要组成部件。 微机在结构形式上总是采用总线结构的。 一、分类 1、按功能分类,AB DB CB,地址总线，传送地址信息，20位,数据总线，传送数据信息，16位,控制总线，传送控制信号和时序信号,2、按所处的不同层次和位置分类 (1) 内部总线 芯片内部总线、元件级总线。CPU内ALU、reg、mem等之间的信息通路。 (2) 局部总线 板级总线。用于微机系统中各模块之间的通信。 例如：主板与显卡、声卡、网卡等等间的连接。 (3) 外部总线 通信总线。用于各微型计算机之间或微型计算机与其他仪器、外部

2、设备等的通信。,二、总线操作 Pentium CPU系统中各种操作都是通过总线进行的，称为总线操作。 同一时刻，总线上只能允许一对主、从设备进行信息交换，一次完整的信息交换，称为一个总线操作周期。如有多个主控设备都要使用总线时，要向发总线仲裁机构请求，由总线仲裁机构确定使用顺序。,42 8086/8088 的CPU 总线与时序 一、 8086/8088 的CPU引脚 8086/8088都具有40个引脚，采用双列直插式封装。 许多引脚具有双重定义和功能，采用分时复用方式工作。 8086/8088最大特点是可以采用两种工作组态最小组态和最大组态。 看图P171,010203040506070809

3、1011121314151617181920,4039383736353433323130292827262524232221,GND,A14,A13,A12,A11,A10,A9,A8,AD7,AD6,AD5,AD4,AD3,AD2,AD1,AD0,NMI,INTR,CLK,GND,VCC（5V）,A15,A16/S3,A17/S4,A18/S5,A19/S6,（SSO）,MN/MX,RD,HOLD（RQ/GT0）,HLDA（RQ/GT1）,WR（LOCK）,M/IO（S2）,DT/R（S1）,DEN（S0）,ALE（QS0）,INTA（QS1）,TEST,READY,RESET,8088,

4、图41 8088引脚图,最小组态（最大组态）,1、最小组态下的引脚 (1) A19A16 /S6S3 地址状态复用引脚 输出访问存储器的20位地址的高4位地址A19A16。 输出CPU的工作状态。 S6恒为0， S5指示中断允许标志位IF的状态。 (2) A15A8 地址输出 CPU寻址内存或接口时，这些引脚输出地址A15A8 。,表41 S4、S3组合所对应的段寄存器情况,(3) AD7AD0 地址数据复用引脚 与存储器和I/O设备交换数据信息。 分时复用。当ALE=1时， AD7AD0传送地址信号 ALE=0时， AD7AD0传送数据信号 (4) 输入输出/存储器控制信号 用来区分当前操作

5、是访问存储器还是I/O接口。 (5) 三态输出，低电平有效。 ，表示CPU正在对存储器或I/O端口进行写操作。,访问存储器,访问I/O接口,写信号,(6) 读信号 三态输出，低电平有效。 ，表示CPU正在对存储器或I/O端口进行读操作。 (7) 数据传送方向控制信号 (8) 数据允许信号 三态输出，低电平有效。作为数据总线上收发器8286的选通信号。 时，表示数据总线上有有效数据。 (9) ALE 地址锁存允许信号 输出，高电平有效。表示地址总线上有有效地址，常作为锁存控制信号将A19 A16锁存到地址锁存器。,CPU向存储器或I/O端口发送数据,CPU从存储器或I/O端口接收数据,(10)

6、READY 准备就绪信号 输入，高电平有效。 (11) INTR 可屏蔽中断请求信号 输入，高电平有效。 CPU在当前指令周期的最后一个T状态去采样该信号，当INTR=1，表示外设向CPU发出中断请求，并且若此时，IF=1，CPU响应中断，执行中断服务程序。 (12) 中断相应信号 输出，低电平有效。 表示CPU响应了外设发来的中断申请信号INTR。 (13) 测试信号 低电平有效。 当CPU执行WAIT指令时，每隔5个时钟周期对 进行一次测试，若 =1，继续等待，直到 =0。,(14) NMI 非屏蔽中断请求信号 输入，上升沿触发。 该请求信号不受IF状态的影响，也不能用软件屏蔽，一旦该信号

7、有效，则执行完当前指令后立即响应中断。 (15) RESET 复位信号 输入，高电平有效。 为使CPU完成内部复位过程，该信号至少要保持4个时钟周期有效。 复位后CPU内部寄存器的状态如： 则：复位后CPU从 处开始 执行指令。,FFFF0H,(16) HOLD 总线保持请求信号 输入，高电平有效。 当其他设备要占用系统总线时，通过此引脚向CPU提出请求。 (17) HLDA 总线保持响应信号 输出，高电平有效。 这是CPU对HOLD请求的响应信号，与此同时，所有与三总线相接的CPU的线脚呈现高阻抗状态，从而让出总线。 (18) SSO 系统状态输出信号 输出，高电平有效。,表42 SSO与

8、、 信号的组合,反映CPU当前的工作状态,(19) CLK 主时钟信号 输入，8086/8088的标准时钟频率是5MHZ。时钟占空比为1/3。 (20) VCC 电源线 +5V电源 (21) GND 地线,2、最大组态下的引脚 (1) S2、S1、S0 总线周期状态信号 三态输出。 这3个信号连接到总线控制器8288的输入端，8288对其译码后可产生系统总线所需要的各种控制信号。 三个信号的代码组合以及对应的操作见P173表41。 (2) 、 总线请求/响应信号 低电平有效，双向。既是总线请求输入信号，也是总线响应输出信号。 只是 具有更高的优先级。 (3) 总线封锁信号 三态输出，低电平有效

9、， 时，CPU不允许其他控制器占用总线。,(4) QS1、QS0 指令队列状态信号 QS1 QS0 含义 0 0 无操作 0 1 将指令首字节送入指令队列 1 0 队列为空 1 1 将指令其余字节送入指令队列 根据该状态信号，从外部可跟踪CPU内部的指令队列。 注：在最大组态时， 引脚不再使用。,二、最小组态系统一般配置 看P179图47 系统中只有一个处理器8088，所有的控制信号都是由自身提供的。 1、地址锁存器 8282/74LS373,2、双向总线驱动器 8286/74LS245 在小型单板机中，AD7 AD0可直接用作数据线。在多数情况下，一个系统有多个接口，那么在数据线上就需要使用

10、驱动器和收发器。这样不仅可以简化对接口的要求，还可以提高数据线驱动能力和承受电容负载的能力。,图4-4 74LS245的引线排列,3、时钟发生器 8284A 功能：将晶体振荡器频率分频，向8088以及计算机系统提供符合定时要求的时钟信号、准备就绪信号和系统复位信号。,由3部分构成： （1）时钟电路 （2）复位电路 （3）准备就绪电路,三、最大组态系统一般配置 看P180图49 与最小组态区别：a、 b、8288总线控制器 c、中断控制器8259,总结： 最小组态：存储器或者IO所需接口信号全由CPU提供，其中包括数据、地址复用信号AD7 AD0 、地址线A19A16 、控制信号 、 、 等。

11、最大组态：在与存储器或者IO的接口电路中增加了总线控制器8288，CPU只是向8288发送总线状态信息（S2、S1、S0），8288根据这3个状态信号产生一系列逻辑控制信号 、 等。显然，在MAX下，为了减轻CPU的负荷，8288代替了CPU产生了和存储器接口的大部分总线控制信号，只是存储器所需的 、 等仍然由8088自身提供。,四、8088的时序 1、几个概念 指令周期：执行一条指令所需要的时间。 总线周期：通过外部总线对存储器或者IO端口进行一次读/写操作（1BYTE）的过程称为总线周期。 注：1个指令周期由若干个总线周期组成。 时钟周期：每个总线周期通常由4个时钟周期构成。 注：时钟周期

12、又成为T状态，是CPU处理动作的最小单位，也就是系统主频率的倒数。 例：8088的时钟频率为5MHZ，故时钟周期(1个T状态)=？,2、最小组态下的时序 (1) 存储器读周期 / IO输入周期时序 P182图410 T1状态： 有效 持续一个T状态 送出地址 高4位由A19 A16/ S6 S3 低16位由 ALE 输出一有效正脉冲，将地址信号（20位） 锁存入外部地址锁存器 降为低电平，表明此总线周期是CPU接 收（读取）数据。持续一个T状态。,读内存，则,为低电平,读IO， 则,为高电平,图410 存储器读周期,图411 IO输入周期,T2状态： 地址信号消失 A19 A16/S6 S3变

13、为输出状态信息S6 S3 A15 A8不变 AD7AD0进入高阻态，为下一步的读取操作 做准备 有效 该信号送往存储器/IO，使T1状态寻址单元中 的数据下一步能送上数据总线。 降为有效低电平 使数据收发器74LS245输出端取消高阻态，使 存储器送上DB的数据下一步能到达CPU数据引脚。,T3状态： AD7AD0由之前的高阻态变为数据线， 获取要读取的数据。 T4状态：结束 在T4前沿CPU将数据读入，总线读周期完成。 、 、 等信号消失，所有三态总线变 为高阻态，为下一个总线周期做准备。,(2) 存储器写周期 / IO输出周期时序 P183图412 T1状态： （与读周期相同） 送出地址（

14、与读周期相同） 高4位由A19 A16/ S6 S3 低16位由 ALE 输出一有效正脉冲，将地址信号（20位） 锁存入外部地址锁存器（与读周期相同） 升为高电平，表明此总线周期数据传 送的方向是CPU发送。持续一个T状态 （与读周期不同）,图412 存储器写周期,图413 IO输出周期,T2状态： A19 A16/S6 S3变为输出状态信息S6 S3 不同的是，AD7AD0没有进入高阻态 有效（与读周期不同） 该信号送往存储器/IO，将输出数据写入T1状态寻址 的单元中。 降为有效低电平（与读周期相同） 该信号与 配合，决定数据传送方向。 T3状态： T2状态有效的信号保持有效，准备向外部写

15、出。 T4状态：结束,2、最大组态下的时序 (1) 存储器读周期时序 P186图415 T1状态： 送出地址 高4位由A19 A16/ S6 S3 低16位由 S2、S1、S0进入有源状态 S2 S0 = 101 （从存储器读） 8288对S2 S0的组合译码，发出 ALE 信号，锁存地址，同时判断为存储器读操 作，使 降为低电平。,图415 最大组态时存储器读周期,T2状态： A19 A16/S6 S3变为输出状态信息S6 S3 并将AD7AD0变为高阻态，以准备数据读入 8288对S2 S0的组合译码，产生 有效（存储器读信号，使寻址的单元把数 据送上数据线） 有效（接通数据收发器，允许数据收发） T3状态： S2、S1、S0上升为高电平（无源状态）， 并一直持续到T4，说明很快可以启动下一个总线周期。 若存储器速度够快，这时应将数据送上数据总线，否则要 插入TW等待状态。 T4状态：结束。数据从总线上撤销。数据、地址总线进入高阻 态， 、 、 等信号失效。,(2) 存储器写周期时序 P186图416 大部分与读周期类似 T1状态： 送出地址 S2、S1、S0进入有源状态 S2 S0 = 110 （存储器写） 8288对S2 S0的组合译码，发出 ALE 信号，锁存地址，同时判断为存储器写操 作，使 变为高电平。,T2状态： 82