第十章 可测试结构设计.ppt

1、第十章 可测试结构设计,10.1 大规模集成电路可测试设计的意义,芯片生产后测试， 芯片封装完成后的电路测试， 集成电路装上PCB后测试， 系统成套完成后测试， 在使用现场测试。,1,10,100,1000,10000,在集成电路生产和使用过程中，尽可能早 地发现产品的故障，对降低生产成本和使 用成本具有重大意义。,测试结果的可靠性取决于测试信号的正确性和完整性。 测试用的输入信号称为测试失量信号或测试码。测试码的产生方法称为测试码生成，测试码可以由人工生成，也可以由计算机自动生成。 对于具有n个输入的组合电路，每一个测试失量可以唯一决定一个无故障输出，因而每个测试向量都可以是一个测试。n个输

2、入的电路，最多有2n个测试失量。,对于一个具有n个输入并且在电路内具有m个寄存器的电路，最多有2n+m个测试失量。 测试码的设计目标是希望以尽可能小的测试失量集合，得到尽可能高的故障覆盖率。 故障覆盖率=,100%,集成度(千门),测试开销,0 5 10,10.2 可测试性基础,10.2.1 故障模型 功能块级故障模型， 逻辑门级故障模型, 晶体管级故障模型。 故障模型应具备精确性和易处理性两个特点，以便准确地反映某一类故障对电路和系统的影响，并进行各种运算处理。 逻辑门级故障，即由于电路的逻辑值变化引起逻辑功能发生错误的故障。,10.2.1 故障模型,1. 固定故障（stuck-at fau

3、lt） 固定故障是指电路中某个信号线（输出或输入）的逻辑电平固定不变。固定型故障又有单固定故障和多固定故障之分。 电路中有且只有一条线存在固定型故障，称为单固定故障 ,它主要反映某一个信号线上的逻辑电平不可控，在系统运行的过程中永远固定在一个电平上。如果该电平固定为高电平，则称为固定1故障（stuck-at-1），记为s-a-1；如果固定为低电平，则称为固定0故障（stuck-at-0），简记s-a-0。,二输入或非门的s-a-1故障 2. 桥接故障（bridging fault）模型 当两根或者多根信号线连接在一起而引起电路发生的故障称为桥接故障。桥接故障有明显的规律，即在搭接线处实现线逻辑

4、，正逻辑时实现的是线与功能，负逻辑时实现的是线或。,桥接故障,固定故障使电路的逻辑值出错，但不会改变电路 的结构。然而桥接故障不但改变电路的逻辑值， 而且也可能改变电路的拓扑结构。,3. 固定开路故障（stuck-open）,4. 时滞故障（delay fault）模型,时滞故障是一种动态故障，这种故障在低频时工作正常，随着信号频率的升高，元件的延迟时间有可能超过规定的值，从而导致时序配合上的错误，使电路的功能出错，这种故障称为时滞故障。,5 冗余故障,要么它是不可激活的，要么是无法检测出来，这种故障 称为冗余故障。这种故障的特点是不影响电路的逻辑功能。,10.2.2 可测性分析,可控制性：所

5、谓可控制性，是通过电路的原始输入向电路中的某个节点赋规定值（0或1）难易程度的度量。 可观察性：所谓可观察性是通过电路的输出了解电路中某个节点值的难易程度。 可测性：可测性是可控制性与可观察性的综合，是电路中故障检测难易程度的度量。,1. SCOAP算法,SCOAP算法对电路中的每个节点用六个参量描述 组合0可控制性 组合1可控制性 时序0可控制性 时序1可控制性 组合可观察性 时序可观察性,几个定义,定义1. 为了使电路中一内部节点N的值为0(1)，在电路中需给节点赋以确定值的最少赋值次数之和，称为节点N的组合0(1)可控制性，以CC0(N)和CC1(N)表示。当有重复赋值时应重复计数。 定

6、义2.为了使电路中一内部节N的值为0(1)，在电路中必须置确定逻辑值的时序节点的最小次数，称为节点N的时序0(1)可控制性，记为SC0(N)和SC1(N)。时序控制性表示了控制节点所需的时帧数。,定义3. 若电路内部有节点N，则从N到原始输出之间的标准组合单元数与把N的故障信息传播到原始输出而需要赋组合节点确定值的最少赋值次数的和，叫做节点N的组合可观察性，用CO(N)表示。相应地，节点N到原始输出之间的标准时序单元数与N的故障信号传播到一个原始输出所必须控制的标准时序单元数之和，称为节点N的时序可观察性，用SO(N)表示。,2.统计分析方法,统计分析方法建立在概率统计的理论基础上，计算复杂性

7、低，且效果也较好。STAFAN算法（STAtistical Fault ANalysis）算法是其中较好的一个。 定义4：对于一个随机选择的矢量，当将它施加于电路时，电路中l线具有值1的概率称为线l的1-控制率，用C1(l)表示，l线具有值0的概率叫做线l的0-控制率。,定义5：当电路中线l的值为1(或0)时，在原始输出观察到线l的概率，叫做线l的1-观察率(或l的0-观察率)。这是一个给定线l值为1或0的情况下，从线l敏化一条通路到原始输出的条件概率。,10.2.3 测试向量生成,1.布尔差分法 布尔差分法的基本思想是推导两个布尔表达方式。一个表达式表示无故障电路的逻辑特性，另一个表达式表示

8、有故障存在的电路的逻辑特性。然后将这两个表达式进行异或运算，若结果为1，则表示该故障被测出。,2.D算法,D算法又称多维通路敏化法，是一维通路敏化法的改进。其主要思想是同时敏化从故障源到电路所有输出的全部可能的通路。从而成为组合逻辑电路测试第一个完善的算法。,3.PODEM算法（Path-Orientated Decision Making algorithm）,PODEM算法又称为通路判决法，其工作原理同D算法非常相似，且也使用五值逻辑。PODEM算法在正向驱动和反向追踪中使用下列准则： (1)在正向驱动中选择故障信息D/与原始输出最近的门； (2)在反向追踪中，选择与原始输入最近的门； (

9、3) 在反向追踪中，当目标值为0时，优先选择与门和或非门的输出信号线，当目标值为1时，优先选择或门或与非门的输出信号线。,4.时序电路的测试生成,在时序电路中存在反馈，它的输出不仅与当前输入有关，而且与过去的输入有关。因此，时序电路的测试生成比组合电路的测试生成复杂得多。一种自然的办法是把时序电路的反馈线剪开，形成组合电路的迭代模型，把电路的时域响应转换为空间域的响应，称为时序电路按帧展开，然后扩展已存在的组合电路的测试生成方法，如D算法，PODEM算法等，应用于这个按帧展示的电路。,10.2.4 故障模拟,1.并行故障模拟 并行故障模拟是指计算机的字长有几位的话，则充分利用计算机字长的每一位

10、，对几个输入组合并行地进行模拟，然后根据电路的正常状态和故障状态的输出值，判断哪一组输入为测试该故障的测试码。,2. 演绎故障模拟,演绎故障模拟是对电路的故障集合进行演绎运算，求出可以测试故障的一种测试方法。演绎故障模拟法从电路原始输入端上的故障表开始演绎运算，直到求出该电路的原始输出端的故障表，一次就可以计算出该测试码可以检测的全部故障。这一过程可以利用故障表传播原理完成。所谓故障表是指能够使某处的逻辑值与无故障时不一样的故障集。例如无故障信号i的值为a，则所有能使i为a的故障值组成了i的故障表。,3. 同时故障模拟,同时故障模拟和演绎故障模拟的基本思想是一致的，都使用了故障表的传播，但在这

11、一方法中，故障电路和正常电路同时处理，故称之为同时故障模拟，在同时故障模拟中，用模拟代替了集合运算，从而减少了运算量。,10.3 集成电路的可测性结构设计,所谓可测试性设计，就是在电子系统的电路设计阶段就考虑电路的可测性，使设计所得到的系统容易被测试，容易找到测试码，简化测试问题。 应注意如下几个问题: 测试向量尽可能少 容易生成测试向量 测试码生成时间少 对其他电路的影响最少,可测性设计的理论基础是可控制性和可观察性。 可控制性就是使得电路中各节点的电平值易于外部信号控制，以便能够方便地对故障敏化。 可观察性就是能够方便地从外部输出端口观察内部故障的情况。,可测性设计 的主要方法,针对电路的

12、专门设计方法 （ad-hoc）,扫描设计方法,内建自测试 （Built-In Self-Test）,10.3.1 专门测试设计(Ad-Hoc Testing),专门测试设计是针对某一特定的电路，对其进行修改，使其便于测试。常用的方法有：大型序列电路的分块方法，增加测试点，加入多路选择器和提供状态复位等。 计数器电路的专门测试设计,计数器电路的专门测试设计,设计方案1,设 计 方 案 2,基于总线的专门测试技术,专门测试设计是设计者长年设计积累的 设计技巧，对于解决复杂电路的测试还 是相当有效的。,10.3.2 扫描测试技术,扫描（Scan）测试设计是可测试性设计的一种方法。可应用于任何规则的集

13、成电路，扫描测试设计能提供较高质量的测试码，使测试设计过程自动化，并全面缩短测试运行时间。为了充分利用扫描设计技术的潜力，在设计时必须严格遵守可测试性设计规则。此外，扫描测试技术需要额外的硬件开销。,1. 电平敏感扫描设计,电平敏感扫描设计(Level Sensitive Scan Design，简称为LSSD)。 在LSSD中，有2个基本原则：第一，电路是电平敏感的。采用电平触发代替边沿触发，可以克服竞争问题。第二，所有的寄存器都可被转变成串行移位寄存器。,LSSD基的本单元,移位寄存锁存器SRL(Shift Register Latch),QB1,QB2,QB3,串行数据输出,C1,串行输入,移位clk,C2,10.3.3 内建自测试技术,内建自测试（Buil