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8051算术逻辑运算单元设计.doc8051算术逻辑运算单元设计.doc -- 5 元

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第1章绪论1.1研究背景随着超大规模集成电路技术的发展,芯片规模己从万门集成发展到现在的百万门、千万门集成设计周期从以前的18个月缩短到目前的6个月甚至更短,因此IC设计的复杂度大大上升,设计的任务更艰巨。同时IC制造的特征尺寸已达到0.1微米,芯片集成度已至G规模,可以将整个系统集成到一个芯片,因此今天的IC正向SOC的方向转变。另外,IC的更新换代加快,设计升级的周期缩短,以前的单元库远远不能满足复杂电路对设计的要求,IC设计的开发已成为集成芯片市场扩大的瓶颈。在这种IC的几何尺寸变得越来越小、集成密度越来越高、集成的功能越来越强、开发周期越来越短的情况下,开发可重复利用的基本电路功能模块的方法,即IP应运而生。简单地说,IP是指在电子设计中预先开发的用于SOC设计的可复用的功能模块,系统设计者进行一个复杂设计的过程很像以前构造一块PCB一样,从市场上采购IP功能模块,然后在一块芯片上有效集成,从而构成一个功能强大的系统,即SOC。IP(IntellectualProperty)是目前电子技术中的一个新技术,其含义是知识产权。它为SOC的设计提供了有效的途径,是SOC的技术支撑。在国家高技术研究发展的863计划中,SOC作为微电子重大专项已列入了信息技术领域的重大专项启动项目中,在若干关键IP核的开发、软硬件协同设计、IP复用、VDSM设计、新工艺新器件等方面都布置了预研性课题。其中IP核的设计和制造是SOC技术中最为关键的部分,CPU的IP核是构成SOC技术的核心,开发出具有自主知识产权的CPUIP核对我国在电子设计技术方面跟上世界先进的步伐,提高信息产业在世界上的核心竞争力和效益具有重大意义。在国内,基于SOC的CPU设计研究很少有人涉足。虽然市场上应用较为广泛的微控制器、嵌入式处理器、计算机中的CPU等都有了很成熟的产品,但这些产品主要靠从国外引进,技术基础比较薄弱。中芯微系统公司生产出我国第一个具有自主知识产权的实用化32位嵌入式CPU芯片方舟一号,这表明我国的RISCCPU设计在嵌入式领域达到了先进水平。我国信息产业从此告别了无芯的时代。这是我国在CPU设计走出的第一步。虽然取得了很大的成绩,但是也应看到与国际先进水平还有一定的差距。在国外,SOC的IP核研究发展速度极快,技术也日趋成熟。对于CPU的研究设计更是领先于国内几十年。而且CPU的处理能力提升很快,由8位、16位升级到32位、64位,掌上电脑、PDA、电脑手机、电脑汽车等新产品层出不穷,产业规模日益壮大。而基于FPGA的CPU设计及实现技术更被许多高等学院列为重点研究项目,也取得了很大的研究成果。现在实验室正从事家电产品的研发,把片上系统应用到家电产品中,这样可以降低成本、减小体积和功耗,同时还具有很好的保密性。由于实验室以前都是基于MCS51产品的开发,所以开发MCS51的IP核具有很好的应用前景。1.2研究内容及设计目标本文主要研究如何在熟悉FPGA设计的基础上,利用VerilogHDL(硬件描述语言)编码实现MCS51算术逻辑运算单元的所有功能,并利用仿真工具对所实现的运算器进行仿真验证和综合。课题的设计目标为利用编码实现MCS51算术逻辑运算单元,并对所设计的单元进行行为仿真、功能仿真以及综合验证,同时对设计单元进行针对性的测试,以证明其健壮性和实用性。第2章定点运算器研究现状定点运算器部件主要包括加法器、乘法器和除法器。本章将对乘法器和除法器设计的相关技术以及国内外研究状况进行详细介绍,而为了便于后续章节的具体说明,加法器设计的技术将在后面应用时介绍。2.1乘法器设计的研究现状乘法器是定点处理器的主要组成部分,其速度是影响CPU速度的关键因素。同时,乘法器也是数字信号处理(DSP)、系统级芯片(SOC)的关键部件。在最新的处理器中,乘法器除了直接作为运算部件外,还用于加速地址转换、数组寻址和其他整数操作。随着科研生产对运算速度要求的提高,对乘法器性能的要求也在不断地提升。BOOTH算法、WALLACE树、CLA等技术的出现也使得乘法器设计的技术日益成熟。而不同的应用背景又要求在不同的算法和实现之间进行选择,权衡电路规模和性能,达到特定条件下的最优设计。1.乘法器的体系结构所有的乘法器都有同样的处理过程,首先生成部分积,然后把这些部分积相加得到乘积。不同的乘法算法之间的差别在于它们是怎样产生部分积,然后怎么样把这些部分积相加得到最终的乘积。在这些方案之间选择是一个对性能和实现代价的取舍过程。最简单的方法是使用一个如图2.1所示的迭代结构逐个把一系列的部分积相加。在这个结构中,每一个时钟周期产生一个部分积,然后把不同的时钟周期产生的部分积累加得到最终结果,这个结构中的部分积产生的电路一般用与门构成,乘数有多少位就产生多少个部分积。这个结构中的部分积累加电路由一个移位器和一个累加器构成,通过移位器把以前周期累加的结果移位,然后用累加器把当前周期产生的部分积和移位后的以前周期累加的结果累加。由于这个结构每次只能产生和累计一个部分积,并且部分积的个数就等于操作数的个数,所以使用这个结果得到的部分积的周期数比较多,但是由于实现起来比较简单,所以每个周期所需要的时间少,比较容易得到高的频率。如果乘法器是作为系统的一个部件并且整个系统使用同样的时钟信号,那么乘法器的频率就受制于系统的其他部分,这时只剩下实现电路简单这个优点了,高的时钟频率就没法表现出来。被乘数寄存器部分积产生电路加法器乘积寄存器乘数(移位)寄存器右移时钟信号图2.1迭代式乘法器的结构由于乘法器单独使用的概率很小,很多情况下都是作为大系统的一个部件,因此首先需要减少一次乘法所需要的周期数。最直接的方法就是在图2.1中设置多套部分积生成电路和加法器,在一个周期中并行的产生多个部分积,然后把这些部分积串行的和以前周期累加的结果相加,具体的结构如图2.2所示。实际上,这个结构就是对上一结构的迭代过程进行部分展开,所以它需要更多的硬件资源,它也会在一个周期内产生更多的延时。被乘数寄存器部分积产生电路加法器部分积产生电路加法器部分积产生电路加法器乘积寄存器乘数(移位)寄存器右移右移右移时钟信号图2.2部分展开的迭代式的乘法器结构如果合适的选择迭代展开的规模,使乘法器的频率和整个系统的频率相匹配,这样可以在不降低整个系统频率的前提下,提高乘法器的性能,从而提高整个系统的性能,惟一的代价就是多增加部分积的生成和加法器电路。把上面的迭代展开思想发挥到极致就是在并行产生所有的部分积,然后把这些部分积串行的相加。这个过程可以在一个周期内完成,这样就把整个乘法过程所需要的周期数减少到1。由于部分积的产生过程是并行,而部分积的累加过程是串行的,所以
编号:201311181228280650    大小:725.00KB    格式:DOC    上传时间:2013-11-18
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网游小王子上传于2013-11-18

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