高性能晶体振荡器及频率校准电路设计

-精选财经经济类资料- -最新财经经济资料-感谢阅读- 1 高性能晶体振荡器及频率校准电路 设计 摘 要： 设计了一种高性能 Pierce 晶体振荡器及频率校准电路。采 用耗尽型 NMOS 管实现低功耗的 1.5 V 基准电压，晶体振荡电路采用基准电压 供电，降低了振荡器的功耗同时提高输 出频率的精度。为了进一步提高输出频 率的精度，芯片内部集成熔丝修调电路， 通过校正晶振负载电容，实现芯片封装 后振荡电路输出频率的校准，校准范围 为（-52.216 ppm，54.962 ppm） ，校准 最大步长为 3.723 ppm。增加数字方式 校准电路，在具有温度检测功能的系统 中，可以扩展实现计时的温度补偿功能， 提高芯片的计时精度，校准范围为（- -精选财经经济类资料- -最新财经经济资料-感谢阅读- 2 189.100 ppm，189.100 ppm） ，校准步长 为 3.050 ppm。电路在 0.5 m?5 V CMOS 工艺上实现。整个时钟芯片版图 面积为 0.842 mm0.996 mm。 中国论文网 /8/view-12762697.htm 关键词： 晶体振荡器； 耗尽型 NMOS 管； 基准电压供电； 内置晶振； 高精度频率校准 中图分类号： TN492?34 文献标 识码： A 文章编号： 1004?373X（ 2014）09?0148?06 0 引 言 石英晶体具有极其稳定的谐振特 性和非常高的品质因素Q，因此以石 英晶体振荡器为核心的振荡电路工作频 率既稳定又精确，其被广泛应用于时钟、 监控、通信类电子产品中。目前时钟日 历芯片几乎都使用 32.768 kHz 晶体振荡 器，为了便于集成，芯片设计大多采用 Pierce 电路结构。小型化、低功耗、高 精度一直是这类芯片的发展和研究方向， 例如为降低振荡电路的功耗和减小工作 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 3 电压变化对输出频率精度的影响，振荡 电路可以采用固定工作点的方式（恒流 源或恒压源） ，增加振幅控制电路1?4。 由于石英晶体对温度敏感，设计温度补 偿电路提高输出频率精度等5?8。目前 随着芯片封装技术的发展，国内已有封 装厂可以实现将芯片管芯与石英晶振的 混合封装，且混合封装的优势明显：芯 片内置石英晶振，减少外部器件数量， 用户不用再考虑晶振的布局和走线，使 得设计更加紧凑可靠，可以做到小型化 和高可靠性；降低了外界环境（湿度， 污染等）以及布线上的寄生阻抗与寄生 电容对输出频率精度的影响，可以提高 输出频率的精度；为用户节省选择匹配 的晶体所花费的精力和时间。因此在对 输出时钟精度要求高的产品（如智能电 表、通信类芯片）应用中，内置晶振的 实时时钟日历芯片有着巨大的市场前景 9。但是石英晶体的参数不可避免的会 随着制作工艺的漂移而发生变化，内置 石英晶振并不能解决晶振固有参数变化、 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 4 温度的变化以及芯片封装管脚的寄生电 容等对输出频率的影响。针对上述不足， 本文设计了改进的方案：采用耗尽型 MOS 管获得极低功耗的基准电压为 Pierce 振荡电路供电，降低振荡电路的 功耗，提高输出频率的精度；设计了芯 片封装后修调晶振负载电容的电路，可 以使芯片在出厂前得到精确的校准（称 为模拟方法校正） ，消除晶振固有参数 变化和芯片封装管脚的寄生电容对输出 频率的影响；设计了芯片内部计时精度 校正功能（称为数字方法校正） ，在具 有温度检测功能的系统可根据温度变动 对计时精度修正，实现计时的温度的补 偿，从而提高计时精度。采用该设计可 以获得高性能的时钟日历芯片，且对于 内置石英晶体芯片的设计具有重大意义。 1 电路设计 1.1 石英晶体振荡电路设计 图 1 为设计的石英晶体振荡电路， 主要由基准源和 Pierce 振荡电路两部分 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 5 构成。基准源输出VREF为恒定 1.5 V 电压，该电压作为 Pierce 振荡电路的供 电电压。采用恒压源给 Pierce 振荡电路 供电，可以使振荡电路不受输入电压变 化的影响，提高振荡输出频率的精度， 同时降低了振荡电路的供电电压，达到 降低振荡电路功耗的目的。 图 1 石英晶体振荡电路 图 1 中 MDEP 为耗尽型的 NMOS 管，其栅端和漏端与系统地相连， 阈值电压为VTHDEP， 因此可以得到 流过 MDEP 管的电流IDEP为： IDEP=12DEPCOXDEPWDEPLDEPV2 THDEP （1） MP1 与 MP2 构成电流镜，且宽 长比相等，因此流过 MN1 的电流与流 过 MDEP 的电流近似相等，得到基准源 的输出电压VREF为： VREF=1+R1R2VgsN1=1+R1R22IDEPL -精选财经经济类资料- -最新财经经济资料-感谢阅读- 6 N1nCOXWN1+VTHN1 （2） MDEP 和 MN1 都为 N 型的 MOS 管，可以认为COXDEP=COX， DEP=n， 且它们具有相同的温度系 数。将等式（1）代入等式（2）中可以 得到基准输出电压的表达式： VREF=1+R1R2- WDEPLN1LDEPWN1VTHDEP+VTHN1 （3） MDEP 和 MN1 的阈值电压都具 有负温度系数，因而通过调整两管的宽 长比的比值以及电阻R1和R2的比值， 可以得到具有零温度系数的基准电压。 该设计与常见的带隙基准电路相比，无 需三极管，电流由耗尽型的 NMOS 管 确定，很容易得到具有极小静态电流的 基准电压源10?11，且结构简单，无需 启动电路，占用芯片面积小，非常适合 应用在对功耗要求十分严格的时钟芯片 设计中。 图 1 中振荡电路部分，是典型的 Pierce 振荡电路。RF是反向放大器的 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 7 负反馈电阻，该电阻阻值必须足够大从 而增加频率的稳定性和降低振荡电路的 功耗。图中RF约为 100 M，为了减 小芯片的面积，设计采用 MOS 管实现。 CL1与CL2构成晶振的负载电容， Q 为石英晶体。 1.2 模拟方法校正的原理与实现 电路 每个石英晶体的出厂频率与理想 频率之间会存在一定的频率偏差，实际 应用中的一些杂散电容，如芯片 PAD 电容和 PCB 上的布线寄生电容等都会 对输出频率的精度产生影响。为了提高 时钟晶体振荡器电路输出频率的精度， 可以通过调节频率牵引量，来校正输出 频率。 晶体振荡电路的实际输 出频率与晶体的固有串联谐振频率之间 存在一定的频率牵引量，频率牵引量 p=-ss，式中是实际输出频率， s是晶振的固有串联谐振频率。频率 牵引量与负载电容存在如下关系12?13： -精选财经经济类资料- -最新财经经济资料-感谢阅读- 8 p=Cs2C0+CL1CL2CL1+CL2 （4） 式中：C0是晶振的静态电容； Cs是晶振的固有串联谐振电容； CL1，CL2是晶振两端的电容，其串 联值称为晶振的负载电容。当出厂频率 与理想频率之间存在一定的偏离时，可 以通过校正晶振的负载电容，得到精确 的输出频率。实际应用中CL1，CL2 通常采用芯片内部集成的方法实现，该 方法简单、集成度高，但是使用时必须 选择与集成的负载电容相匹配的晶振。 CL1，CL2也有采用一个集成，另一 个为外接可调电容，这样会使集成度降 低，成本增加，虽然可以获得更精确的 振荡频率，但是用户使用极不方便。为 此本文设计了熔丝修调晶振负载电容的 方法。该方法的实现电路如图 2 所示。 图 2（a ）是晶振负载电容修调控 制电路，芯片中有 7 个相同的修调控制 模块，B6 B0 分别为它们的输入信号， B7 是预修调控制信号，TEST 是输入 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 9 熔丝熔断控制信号，其输出分别是 F6F0 和 F6NF0N。输入信号通过 I2C 接口写入芯片内部寄存器。fuse 为 多晶硅熔丝，V1 是一确定电压，使 MN2 管导通并产生恒定的很小电流。 图 2 晶振负载电容修调控制电路 及修调方案 图 2（b）是晶振负载电容修调的 设计方案，TG 是传输门，通过控制传 输门的导通与截止，达到增加或者减小 负载电容的目的。7 个传输门分别由修 调控制电路的输出 F6F0 和 F6NF0N 控制，CL1的最小变化量为 C1，CL2最小变化量为C2。修调控 制方式见表 1。 当芯片上电时，上电复位信号使 寄存器 TEST 位，以及 B7B0 复位为 0。修调控制电路输出 F6F0 都为 0，F6NF0N 都为 1，传输门 T5T0 导通，T6 截止，因此电容CL1，CL2 的初始值分别为CX1，CX2+4C2， -精选财经经济类资料- -最新财经经济资料-感谢阅读- 10 其变化范围分别为 （CX1，CX1+15C1） ， （CX2，CX2+7C2 ） 。 当预修调控制信号 B7 由 0 变为 1 时，进入预修调模式，修调控制电路 输出 F6F0 与输入信号 B6B0 相同， F6NF0N 与 B6B0 相反。当输入信 号 B5 B0 是高电平时，使其控制的传 输门 T5T0 导通，晶振负载电容 CL1，CL2增大。而当 B6 是高电平 时，T6 截止，使负载电容CL2减小， 所以 B6 为负载电容调整的符号位。B6 为高电平时，调整可以使负载电容小于 最初设定值，B6 为低电平时，调整使 负载电容大于最初设定值。在内置晶振 芯片完成封装后，可以通过预修调模式 找到最合适的负载电容。 表 1 电容修调控制方式 TEST&B7&模式 &0&1&预修调&1&1&熔 丝熔断&1&0&无效 &0&0&正常工作& -精选财经经济类资料- -最新财经经济资料-感谢阅读- 11 接着使熔丝熔断控制信号 TEST 由 0 变为 1，芯片进入熔丝熔断模式。 如果修调控制电路的输入信号 B6B0 为高电平，将使 MN1 导通，其宽长比 足够大，能提供足够的电流使熔丝熔断。 在熔丝熔断完成后，由于 MN2 的下拉 作用，A 点输出为低电平，使输出 F6F0 与预修调时的值相同，完成校 正。如果芯片再次上电，F6F0 的值 会一直保持修调后的输出值。 这种模拟方法校正输出频率最主 要的优点是：芯片封装后可以对输出频 率进行校正，消除晶振固有频率偏差以 及杂散电容对输出频率的影响，能够同 时做到高集成度与高精度的结合。当再 次上电后，芯片能保持校正后的输出频 率，为进一步的温度补偿奠定基础。非 常适合内置晶振芯片的校正，确保出厂 的每颗芯片都有具有高精度的输出频率。 1.3 数字方法校正的原理与实现 电路 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 12 数字方法校正是通过晶体振荡频 率在分频的过程中增加或减少计数脉冲 来实现的。可以实现考虑季节因素调整 计时精度，提高整年内的计时精度，在 具有温度检测功能的系统中，可以扩展 实现计时的温度补偿，使用这一功能可 以进一步对芯片的计时精度进行校准。 数字方式校准的原理图如图 3 所 示。振荡器的理想输出频率为 32.768 kHz，通过 15 级二分频后得到周期为 1 s 的方波。当系统检测温度或者直接检 测振荡输出频率时，确定每秒需要校准 的时间为t s，从而通过设置校准寄 存器的存储值，确定分频电路中增加或 减少计数脉冲的数量n，调整计时精度， 但是它不能改变晶体振荡器的输出频率。 设数字方式校准周期为Ns，校 准脉冲周期为tOSC ， 每个校准周期校 准量为ntOSC s， 得到增加或减少 的计数脉冲的数量n=NttOSC。本文 设计采用N=20 s，tOSC=232 768 s， -精选财经经济类资料- -最新财经经济资料-感谢阅读- 13 n通过校准寄存器设定，最小变化量为 1，所以校准分辨率s为： s=tOSCN=3.0510-6=3.05 ppm （5） 图 3 数字方式校准的原理图 因此设计的数字方式校准能够以 3.05 ppm 的精度单位调高或调低计时精 度。设计校准寄存器内的存储值为符号 化的 7 位 2 进制数，且负数以补码形式 表示，最高位 BT6 为符号位。设 BT5BT0 的值为K （二进制数） ，当 存储值为负数时，每个校准周期计数减 少（K-1 ）反（负数的原码）个校准脉 冲周期，当存储值为正数时，每个校准 周期计数增加（K-1）反个校准脉冲周 期。 数字方式校准具体实现电路如图 4 所示。tOSC是校准脉冲信号， BT6BT0 是校准寄存器的输出，S10 是校准周期信号，DFF7?DFF1 构成计 数器（分频电路） 。计数从（0000000） -精选财经经济类资料- -最新财经经济资料-感谢阅读- 14 2 开始计数，当计数器 DFF6DFF1 计 数并达到设定的值K 时，六输入或非 门 NOR_6 输出高电平，使 RS 触发器 输出端（A 点）变为高电平。如果 S10 已由低变成高电平，触发器 DFF9 输出 端（B 点）输出高电平，这时产生低电 平复位信号（C 点） ，使触发器 DFF6DDF2 复位。如果符号位 BT6 为 1（负数） ，将同时使触发器 DFF1 输 出复位，DFF7 输出置位，计数器跳变 到（1000000）2 后接着计数，使计数减 少2n-K（等于（ K-1）反）个校准脉冲 周期。如果符号位 BT6 为 0（正数） ， 将同时使触发器 DFF1 输出置 1，DFF7 输出清零，这时计数从新从 （0000001）2 开始计数，计数增加 （K-1） （等于（K-1 ）反）个校准脉冲 周期。当 K 值为（000000）2 或者 （000001）2 时，CTR1 输出高电平， 电路不进行计时校正，所设计的校准脉 冲数目 n 的范围为（-62，62） ，计时校 准范围为（-189.1 ppm，189.1 ppm） ， -精选财经经济类资料- -最新财经经济资料-感谢阅读- 15 具有较大校正范围，高的校正精度。 2 电路仿真结果与分析 2.1 基准电路仿真与分析 仿真采用 0.5 m?5 V CMOS 工 艺模型，电源电压设定为 3 V，温度为 25 ，仿真工具是 Spectre，图 5 为基 准源输出电压VREF及其消耗电流 IREF随电源电压的曲线。从图中可以 看出当电源电压达到 1.5 V 后，基准源 开始正常工作，输出电压为 1.499 4 V， 在输入电源电压范围（1.55 V）内具 有很好的稳定性，且电路正常工作只消 耗 344.86 nA 的电流，基准电路具有极 低的功耗。图 6 为基准输出电压VREF 随温度变化的曲线，在-4085 范围 内，VREF的最大值为 1.499 6 V（图 中 A 点） ，最小值为 1.499 2 V（图中 B 点） ，电压变化量为 0.000 4 V，温度系 数为 3.2 ppm，可见VREF具有非常好 的温度稳定性。 2.2 振荡电路仿真与分析 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 16 在电源电压为 3 V、温度为 25 ， 晶体负载电容为 6 pF 的条件下，对 Pierce 振荡电路的交流特性和瞬态特性 做了仿真。选取的石英晶体等效模型参 数为：静态电容C0=1.3 pF，串联等效 电感、电容、电阻分别为Ls=8 kH，Cs=2.95 fF，Rs=30 k，其串联 谐振频率fs=32.762 5 kHz，并联谐振 频率fp=32.799 6 kHz，串并联谐振频 率相差 37.1 Hz，满足仿真要求。图 7 是晶体振荡电路环路增益与相位仿真结 果，从图中可以看出，在频率为 32.767 9 kHz 处，环路增益为 7.940 26，相位 为 0，在该频率处满足振荡的条件。图 8 是晶体振荡电路的振荡输出波形图， 振荡电路正常工作，起振时间小于 1 s，稳定后振幅约为 1.25 V。 2.3 模拟方式校准电路仿真与分 析 图 9 为模拟校准的仿真结果，调 整晶体振荡器的负载电容，仿真晶体振 荡电路环路增益与相位，得到满足振荡 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 17 条件的频率，从而得出输出频率的校准 量与负载电容的关系。图 2（b）中 CX1=15.710 pF，C1=0.755 pF，CX2=9.666 pF，C2=0.955 pF，当 修调寄存器内的低四位值从 0000 变化 到 1111，CL1 变化范围为（ 15.710 pF，27.035 pF） ，修调寄存器内的高三 位值由 000 变化到 111， CL2的值分 别对应图中CL2 （000） CL2 （111） ，变化范围为（5.846 pF，12.531 pF） 。由于负载电容调节输 出频率的频率牵引量，当负载电容增加 时，电路实际工作频率下降，可以实现 输出频率的校准。模拟方法校准具有宽 的校准范围（-52.216 ppm，54.962 ppm） ，平均校正步长为 0.837 ppm，最 大校正步长为 3.723 ppm，可使输出频 率获得高精度的校准。 图 5 输出电压VREF随电源电 压VDD的变化关系及 基准电路消耗电流IREF随电源 -精选财经经济类资料- -最新财经经济资料-感谢阅读- 18 电压VDD的变化关系 图 6 基准输出电压 VREF随温 度的变化曲线 图 7 晶体振荡电路环路增益与相 位仿真 （f=32.767 9 kHz 处满足启振条 件） 2.