等精度频率计-数字系统设计实践报告.doc

2013-2014学年第2学期数字系统设计实践(课号:103D47A)实 验 报 告实验名称： 等精度频率计 学 院 信息科学与工程学院 班 级 电气自动化2班 组 别 A20 成 员 罗静娜 、 陈壮豪 姓 名 陈壮豪 学 号 136450031 指导教师 李宏 完成时间 2015年6月8日星期四 目 录一、实验任务与要求41.1 测量信号：方波；41.2 幅值：TTL电平；41.3 频率：100HZ10MHZ；41.4 测量误差小于0.1%；41.5 闸门信号：0.1s；响应时间：1s4二、实验设计42.1 电路模型：42.2 等精度频率计设计原理52.2 等精度频率计设计思路及其参数选择:63.1 闸门信号产生模块：73.2 寄存器模块：83.3 频率显示切换模块：93.4 频率的计算：103.5 频率显示前的数据处理模块：113.6 顶层电路图：123.7 管脚分配图：13四、实验结果144.1 数据记录：144.2 实验结果分析：14一、实验任务与要求1.1 测量信号：方波； 1.2 幅值：TTL电平；1.3 频率：100HZ10MHZ；1.4 测量误差小于0.1%；1.5 闸门信号：0.1s；响应时间：1s二、实验设计2.1 电路模型：2.2 等精度频率计设计原理1 频率计算：2 测量误差计算: 考虑No最大误差为：1，则 与被测频率无关，故也称：等精度频率测量方法2.2 等精度频率计设计思路及其参数选择:系统时钟频率选择50khz；测量频率范围为100HZ至10MHZ；闸门信号约为0.1s，最长响应时间约为1s，测量误差为1/（500000）0.1%。满足设计要求。输出频率的整数部分和小数显示通过按钮来切换。其中最大时为8位整数，3位小数。 3.1 闸门信号产生模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity Key isport(cp:in std_logic;output:out std_logic );end Key;architecture data of Key issignal iq:unsigned (12 downto 0);signal iq1:std_logic;beginprocess(cp,iq,iq1)beginif(cpevent and cp=1) thenif(iq=4999)theniq1=not iq1;iq=(0,0,0,0,0,0,0,0,0,0,0,0,0);elseiq=iq+1;end if;end if;output=iq1;end process;end data;3.2 寄存器模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity save isport(clk: in std_logic;intt:in std_logic_vector (19 downto 0);outt:out std_logic_vector (19 downto 0);end save;architecture a of save issignal temp: std_logic_vector (19 downto 0);beginprocess(clk,intt)beginif(clkevent and clk=1)thentemp=intt;end if;outt=temp;end process;end a;3.3 频率显示切换模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity Selete isport( input1:in std_logic_vector (3 downto 0);input2:in std_logic_vector (3 downto 0);input3:in std_logic_vector (3 downto 0);input4:in std_logic_vector (3 downto 0);input5:in std_logic_vector (3 downto 0);input6:in std_logic_vector (3 downto 0);input7:in std_logic_vector (3 downto 0);input8:in std_logic_vector (3 downto 0);input9:in std_logic_vector (3 downto 0);input10:in std_logic_vector (3 downto 0);input11:in std_logic_vector (3 downto 0);selete:in std_logic;date:out std_logic_vector (31 downto 0);end Selete;architecture data of Selete issignal iq1:std_logic_vector(31 downto 0);signal iq2:std_logic_vector(31 downto 0);beginprocess (input1,input2,input3,input4,input5,input6,input7,input8,input9,input10,input11)beginiq1=input11(3 downto 0)&input10(3 downto 0)&input9(3 downto 0)&input8(3 downto 0)&input7(3 downto 0)&input6(3 downto 0)&input5(3 downto 0)&input4(3 downto 0);iq2datedate=iq2;end case;end process;end data;3.4 频率的计算：利用公式： 把求出的fx扩大1000倍，即把小数点后三位放入整数部分。3.5 频率显示前的数据处理模块：将频率的各个位上的数字分出来，用过选择模块选择输出位3.6 等精度频率计核心原理模块通过D触发器，对输出的闸门信号进行同步，在同步后的闸门信号下给两个频率分别计数，得到对应的计数值用于计算频率并显示。3.6 顶层电路图：3.7管脚分配图：四、实验结果4.1 数据记录：函数信号发生器：数码管显示数据：误差（%）：100.000 100.000 0.00%335.000 334.975 0.01%654.500 654.500 0.00%1000.000 1000.000 0.00%3250.660 3250.401 0.01%6555.500 6555.066 0.01%10000.000 10000.000 0.00%45550.000 45550.109 0.00%76666.000 76664.035 0.00%100000.000 100000.000 0.00%366500.000 366500.000 0.00%777778.000 777780.000 0.00%1000000.000 999680.000 0.03%5000000.000 4999680.000 0.01%8889000.000 88