时序逻辑电路的分析和设计.ppt

7 时序逻辑电路的分析和设计,7.1 概述 7.2 基于触发器时序电路的分析 7.3 基于触发器时序电路的设计 7.4 集成计数器 7.5 集成移位寄存器 7.6 基于MSI 时序逻辑电路的分析 7.7 基于MSI 时序逻辑电路的设计,时序逻辑电路：在任何时刻，逻辑电路的输出状态不仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。,7.1 概述,时序逻辑电路的一般结构框图如图7.1.1。,信号间的逻辑关系可以用三个向量方程来表示。,输出方程： Z( tn ) = FX(tn),Q(tn) 状态方程： Q(tn+1) = GW(tn),Q(tn) 驱动方程： W( tn ) = HX(tn),Q(tn) 式中tn和tn+1表示相邻的两个离散时间。,7.2 基于触发器时序电路的分析,时序逻辑电路中的基本单元是触发器。基于触发器时序逻辑电路的分析是时序逻辑电路分析的基础。,7.2.1 分析方法 7.2.2 同步时序电路的分析 7.2.3 异步时序电路的分析,7.2.1分析方法,逻辑电路图,驱动方程 输出方程 状态方程,逻辑功能,状态转换表 状态转换图 时序图,图7.2.1时序电路分析流程图,7.2.2 同步时序电路的分析,例7.2.1 分析如图7.2.2所示时序电路的逻辑功能,图7.2.2 例7.2.1逻辑电路图,(1)写三个状态方程 驱动方程：,状态方程：,输出方程：,(2) 状态转换表、状态转换图和时序图, 状态转换表, 状态转换图,(3) 说明电路的逻辑功能 同步8进制加法计数器, 时序图,7.2.3异步时序电路分析,例7.2.2 图7.2.4为一异步时序电路逻辑图，试分析该电路的逻辑功能。,图7.2.4 例7.2.2逻辑电路图,Q0,Q1,Q2,CP,&,FF0,FF1,FF2,1,1,1,1,(1) 写方程式,写出触发器驱动方程和时钟方程 J0= ， K0=1， CP0 = CP J1= K1=1， CP1 = Q0 J2= Q1Q0， K2=1， CP2 = CP,.状态方程 (CP0) (CP1) (CP2),(2) 列出状态转换真值表、画出状态转换图和波形图, 状态转换真值表,画波形图, 画出状态转换图,(3) 说明电路的逻辑功能 5进制异步计数器,7.3基于触发器时序电路的设计,7.3.1 设计步骤 7.3.2 同步时序电路的设计 7.3.3 异步时序电路的设计,7.3.1 设计步骤,图7.3.1 时序电路设计流程图,设计 要求,状态转 换图,选触发器 状态分配 状态转换表,状态方程 输出方程 驱动方程,逻辑 电路图,检查 自启动,7.3.2同步时序电路的设计,例7.3.1 用下降沿触发的JK触发器设计同步8421码的十进制加法计数器, 根据设计要求，作出状态转换图。, 选择触发器的类型、个数以及进行状态分配, 选择所用触发器的类型和个数 题已指定JK触发器。本例中，因为状态数N=10，所以触发器个数n = 4。, 状态分配 状态分配采用8421 BCD码。有S0 = 0000，S1 = 0001，S9 = 1001。10101111六个状态可作为任意项处理。,表7.3.1 例7.3.1的状态转换表, 列出状态转换表,(3) 求出3个向量方程 画次态卡诺图如图7.3.3所示, 与JK触发器特性方程比较可得FF2的驱动方程,J3 = Q2Q1Q0 K3 = Q0 J1 =Q3Q0 K1 = Q0 J0 = 1， K0 =1,同理可得其它驱动方程,(4) 由驱动方程画出逻辑电路图,图7.3.5 例7.3.1完整的状态转换图,(5) 检查电路的自起动能力,例：用JK触发器设计一串行序列检测器，当检测到110序列时，电路输出为1。,解：,1. 画出原始状态转换图,输入序列X：,0 1 1 0 0,输出相应Y：,0 0 0 1 0,状 态：,S0 S1 S2 S3 S0,(1).确定原始状态数及其意义,(2).画原始状态图,2. 状态简化,等价状态可以合并为一个状态。,3. 状态编码,选JK触发器，n2；Q1Q0 - 两个触发器状态。,X,Q1nQ0n,0 0,0 1,0 1,1 1,00/0,01/0,00/0,11/0,00/1,11/0,4. 列出状态转换表,5. 求状态方程和输出方程,作次态卡诺图,0 0 0 ,0 1 1 ,0 0 0 ,1 1 1 ,0 0 0 ,0 0 1 ,由次态卡诺图求得,6. 求驱动方程,对比状态方程和特性方程可得,7. 画逻辑电路图,7.3.3 异步时序电路的设计,例7.3.3 试设计异步3位二进制（8进制）加法计数器,解 根据设计要求，可列出态序表如表7.3.5所示。,表7.3.5 例7.3.3的态序表,CP,Q0,Q1,Q2,图7.3.9异步八进制加法计数器,(b) 波形图,7.4集成计数,计数器的功能：计数、分频、定时等；,计数器的分类,按时钟脉冲的输入方式分类,按计数器输出码的规律分类,按计数容量 M分类,7.4.1 异步集成计数器 7.4.2 同步集成计数器 7.4.3 任意进制计数器的构成,7.4.1 异步集成计数器,74293是二-八-十六进制异步二进制加法计数器。它由四个T触发器串接而成，内部逻辑电路如图7.4.1(a)所示。,X X X,X X X ,1 X 0 X 0,1 0 X 0 X,置零 FF0计数 FF0计数 FF1FF3计数 FF1FF3计数,表7.4.2 74293的功能表, 当外CP仅送入CP0，由Q0输出，电路为二进制计数器。, 当外CP仅送入CP1，由Q3Q2Q1输出，电路为八进制计数器。 当外CP仅送入CP0，而CP1与Q0相连时，电路为16进制计数器。,7.4.2 同步集成计数器,1. 同步二进制计数器74161,表7.4.3 74161的功能表,2. 同步计数器74163,74163为四位二进制加法计数器，其功能表和符号图如表7.4.4和图7.4.4所示。,表7.4.4 74163的功能表,3. 同步计数器74193,表7.4.5 74193的功能表,74193是双时钟输入四位二进制同步可逆计数器，其逻辑符号见图7.4.5，功能见表7.4.5。CPU是加法计数时钟信号，CPD是减法计数时钟信号， 是清零信号， 是置数控制信号， 是加法进位信号， 为减法借位信号。,4. 多片集成计数器的级联方法,前面介绍的各种集成计数器多是四位的，只能实现N16的计数，在实际应用中，经常会遇到多片集成计数器的级联使用的情况。下面以74LS161为例，介绍计数器的级联方法 。,7.4.3任意进制计数器构成,目前市售集成计数器产品，在计数体制方面，只做成应用较广的十进制、十六进制、7位二进制、12位二进制、14位二进制等几种产品。在需要其它任意进制计数器时，只能在现有中规模集成计数器基础上，经过外电路的不同连接来实现。,现以M表示已有中规模集成计数器的进制(或模值)，以N表示待实现计数器的进制，介绍实现N进制计数器的方法。若MN，只需一片集成计数器，如果MN，则需多片集成计数器实现。,1. 异步操作反馈清零法,例7.4.1 用74LS293构成十进制计数器, 写出N进制计数器Sn状态的二进制编码 N = 10， Sn = 1010 求反馈逻辑 F = Q3Q1 画逻辑图，如图7.4.8(a)所示。, 画波形图，如图7.4.8(b)所示。,图7.4.8 74LS293构成十进制计数器,CP Q0 Q1 Q2 Q3,(b),2 异步操作反馈置数法,例7.4.4 试用74LS193设计十进制加法计数器，设计数器的起始状态为0011。, 求Sn状态的二进制编码 Sn=S0+NB = 0011+1010 =1101 求反馈逻辑 = = 画逻辑图如图7.4.11所示,2.同步操作,在控制端加入有效的控制信号后，待CP有效沿到来时，使计数器清零或置数的这种控制方式为同步操作。,例7.4.5 用74LS161和74163设计一个十进制加法计数器，要求初始状态为0000 。, 写出N进制计数器Sn-1状态的二进编码 Sn-1= S0+N-1B=0000+1001=1001 求反馈逻辑 画逻辑图,图7.4.12 十进制加法计数器逻辑图 (a) 由74161构成 (b) 由74163构成,在异步操作条件下，无论是异步清零法，还是异步置数法，均用Sn状态反馈，且Sn状态为瞬态；而在同步操作条件下，无论是同步清零法还是同步置数法，均用Sn-1状态反馈，无瞬态，Sn-1为有效计数状态。,同步操作和异步操作的比较,在图7.4.13中，反馈态Sn-1=1001与其它有效计数状态一样持续一个CP周期，故无瞬态。一般选用同步操作实现反馈控制构成的N进制计数器，可靠性较高,有时为了简化这类设计，常用进位输出信号CO实现反馈置数。,解 求预置数 S0 = 10-6BCD = 0100 画逻辑图如图7.4.14。,例7.4.6 试用74160的CO反馈，实现6进制计数器。,由于预置数0100是计数循环中的最小数，这种设计方法也称为置最小数法。,7.5 移位寄存器,7.5.1 移位寄存器 7.5.2 移位寄存器的应用,寄存器按逻辑功能划分，可分为并行寄存器、串行寄存器及串并行寄存器。并行寄存器的功能比较简单，串行寄存器及串并行寄存器有移位功能，通常称为移位寄存器。,7.5.1 移位寄存器,74164是一个串行输入、并行输出的八位单向移位寄存器，电路符号见图7.5.1。逻辑功能见表7.5.1。,移位寄存器(Shift Register)除了有寄存数码的功能，还具有将数码移位的功能。在移位操作时，每来一个CP脉冲，寄存器里存放的数码依次向左或向右移动一位。,1. 8位单向移位寄存器74164,0 1 1, ,表7.5.1 74164功能表, 0 1,2. 四位双向移位寄存器74194,四位双向移位寄存器74194的电路符号和功能表如图7.5.2和表7.5.2所示。,7.5.2 移位寄存器的应用,1.环形寄存器 将移位寄存器，例如74194最高位的输出Q3直接反馈到串行数据输入DSR，使寄存器工作在右移状态，就可构成4位环形寄存器。如图7.5.3(a)所示。循环的工作波形如图7.5.3(b)所示，状态转换图如图7.5.3(c)所示。这四个状态称为有效状态，其它12个状态都是无效状态，如图7.5.3(d) 所示。电路不能够自启动，一般在启动时，需要在S1端加置初态脉冲，如图7.5.3(a)所示。,图7.5.3 4位环形计数器 (a) 逻辑电路图 (b) 工作波形图 (c) 有效循环 (d) 无效循环,2. 扭环形计数器,如果将移位寄存器74LS194的最高位输出Q3取非后再反馈到串行数据输入端DSR，如图7.5.4(a)所示，就可构成4位扭环形寄存器它的8个有效循环的工作波形如图7.5.4(b)所示，状态转换图如图7.5.4(c)所示。其余八个是无效循环，如图7.5.4(d)所示。 显然，n位扭环形寄存器可以构成2n进制计数器。,图7.5.4 4位扭环形计数器 (a)逻辑电路图 (b)工作波形图 (c)有效循环 (d)无效循环,7.6 基于MSI时序逻辑电路的分析,7.6.1 分析步骤 7.6.2 分析举例,7.6.1 分析步骤,划分功能块,逻辑电路图,分析各块功能,分析整体功能,图 7.6.1 功能块逻辑电路分析流程图,7.6.2分析举例,例7.6.1 分析图7.6.2所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10s。,图7.6.2 例7.6.1图,CTPCTT,&,1,1,Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7,A0 A1 A2 S1 S2 S3,&,&,R,Y,G,CP D0 D1 D2 D3,Q0 Q1 Q2 Q3 OC,74LS161, 74LS138, 74LS10,1,CP,解 将电路按功能划分成3个功能块电路，计数器，译码器，门电路。 分析各功能块电路的逻辑功能 电路是一片74LS161, 构成了一个8进制计数器。 电路是由一片3-8译码器构成的数据分配器。 3个门电路构成输出译码电路。 分析总体逻辑功能 在CP作用下，计数器循环计数，输出信号R持续30S， Y 持续10s， G持续30s， Y持续10s，周而复始。,图7.6.3 例7.6.2电路图和CR波形图,解 将电路按功能划分成3个功能块电路，是比较器；II是门级组合电路；是双向计数器。 分析各功能块电路的逻辑功能 电路是4位二进制比较器。 电路II是时钟输入控制电路。, 双时钟双向计数器74193可以进行可逆计数。 分析逻辑电路的总体逻辑功能 电路工作原理如下：设在CR作用下，计数器起始状态为0000。 在每一个CP脉冲到来时，若YAB = 0，计数器加1；若DA DB ，则YAB = 1，计数器减1，若DA =DB，则YA=B = 1，时钟信号被封锁，计数器处于保持状态。 分析结果：该电路是数字误差检测电路。,例7.6.3 分析图7.63.4所示电路框图的逻辑功能。并画出CP、fx、Q、fc和Rd波形图。已知时钟脉冲的频率fcp为1Hz，fx是待测脉冲的频率。,图7.6.4 例7.6.3图,计 数 电 路,CP,J K,延时电路,&,译 码 电 路,1,fx,fc,Q,4,4,4,4,7,7,7,7,(1)该电路已经是功能框图。 (2)分析各逻辑框的功能 。 (3)分析总体逻辑功能 分析结果：电路为简易频率计电路。各点的工作波形如图7.6.5所示。,7.7 基于MSI时序逻辑电路的设计,时序逻辑电路功能块设计流程的各步骤与第4章组合逻辑电路功能块设计流程基本相同，不过可以使用的功能块既有组合逻辑功能块，也有时序逻辑功能块,7.7.1 时序脉冲发生电路 7.7.2 一般时序电路的设计,在设计时序逻辑电路时，经常碰到需要设计时序脉冲发生电路。它大致可分为计数器型和移位寄存器型两类。,1. 计数器型脉冲顺序分配器 在数字控制系统和计算机中，常需要一种按时间顺序逐个出现的节拍(tact)控制脉冲，以协调各部分的工作。这种能产生节拍脉冲的电路称为脉冲顺序分配器(pulse sequence distributor)。,7.7.1时序脉冲发生电路,例7.7.1 试用计数器和译码器设计一个能产生图7.7.1所示的脉冲顺序分配器。,解 把电路分成计数器和数据分配器，如图7.7.2(a)；, 选择适当的集成器