2008年会计从业资格考试(会计证)各地真题汇总.doc

目录摘要2设计任务与要求31系统原理框图32方案设计与论证42.1时间脉冲产生电路42.2时间计数器电路62.3校时电路93单元电路的设计103.1时间脉冲产生电路的设计103.2 60进制计数器的设计123.3 12进制计数器的设计133.4 译码及驱动显示电路143.5 校时电路的设计143.6电路总图154仿真、组装、调试及结果分析174.1时钟结果仿真174.2 组装与调试174.3结果分析185心得与体会186参考文献19附录1原件清单20附录2部分芯片引脚图与功能表21摘要这份设计报告主要介绍了一种以晶体振荡为脉冲信号，以74ls192为主体，以7se数码管为显示器件的数字钟电路的设计。数字钟用晶体振荡为脉冲信号，频率为1Hz。其主体分两个部分，计时电路和校时电路。计时电路以数字形式显示时、分、秒，其中秒和分为60进制，时为12进制，校时电路可对分和时进行校时。数码管选用7SEG-BCD，也可以用74ls48和共阴数码管代替。关键词：数字钟、计时、校时 多功能数字钟的设计与制作设计任务与要求（1） 准确计时，显示时分秒（2） 小时12翻1，分秒60进1（3） 设计可校正时间的电路1系统原理框图数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图。图1系统原理框图晶体振荡器电路：晶体振荡器电路给数字钟提供一个频率稳定准确的32768z的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频器电路：分频器电路将32768HZ的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。2方案设计与论证2.1时间脉冲产生电路方案一：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。图2 555与RC组成的多谐振荡器图用555组成的脉冲产生电路: R1=15*103，R2=68*103，C=10F，则555所产生的脉冲的为:f=1.43/(R1+2*R2)*103*10*106=0.947Hz,而设计要求为1Hz,因此其误差为5.3%,在精度要求不是很高的时候可以使用。方案二:振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。图3 石英晶体振荡器图石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.72K之间;对于CMOS门则常在10100M之间。综上分析，从电路的稳定性的角度考虑，选择方案二，以石英晶体振荡电路作为最稳定的信号2.2时间计数器电路方案一:74ls90图4 74ls90管脚图 表1 74ls90功能表 输 入输 出功 能清 0置 9时 钟QD QC QB QAR0(1)、R0(2)S9(1)、S9(2)CP1 CP21100 0000清 00011 1001置 90 00 0 1QA 输 出二进制计数1 QDQCQB输出五进制计数 QAQDQCQBQA输出8421BCD码十进制计数QD QAQDQCQB输出5421BCD码十进制计数1 1不 变保 持74LS90是异步二五十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下：(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，则构成异步5421码十进制加法计数器。(5)清零、置9功能。方案二:74ls192图5 74ls192管脚图TCD 错位输出端（低电平有效） TCU 进位输出端（低电平有效）CPD 减计数时钟脉冲输入端（上升沿有效）CPU 加计数时钟脉冲输入端（上升沿有效）MR 异步清除端 P0P3 并行数据输入端 Q0Q3并行数据输出端PL 异步并行置入控制端（低电平有效） 74ls90相对稳定，有二、五、十三种进制可以选择，能直接实现秒分个位十进制和时时位的二进制，利用强制清零可以实现六进制，74ls192同样可以实现这些功能，却没有74ls90稳定，但74ls90在实现时12翻1时比较困难，74ls192可以用置数这一功能来实现，所以实验采用74ls192综上所述，计数部分电路选用方案二，用74ls192来实现数字钟分秒时之间的转换2.3校时电路方案一：。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图10所示为所设计的校时电路。图 6 方案一校正电路图方案二：在刚开电源时时分秒可能为任意数值，所以需要调整，置开关为手动调节档，分别对时分进行调节。原理是在S1接通时屏蔽了秒十位进位脉冲，此时分计数脉冲为输入的1Hz信号；S2接通时屏蔽了分十位进位脉冲，此时时计数脉冲为连续1Hz信号，所以可以实现快速调节，多了0.01uf的电容防抖动。方案一简单但如果开关不是防抖动开关就会出现校时不是按照安一次开关就变一次来，方案二加了防抖电路和防抖电容，使校时系统更稳定，综上所述，选择方案二为校时电路。图 7 方案二校正电路图3单元电路的设计3.1时间脉冲产生电路的设计通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器。从尽量减少元器件数量的角度来考虑，这里可选多极进制计数电路CD4060和CD4040来构成分频电路。CD4060和CD4040在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为级进制计数器，可以将32768z的信号分频为z，其内部框图如图2.1所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。CD4060计数器的计数模数为4096（），其逻辑框图如图5.2。如将32768Hz信号分频为1Hz，则需外加一个8分频计数器，故一般较少使用CD4040来实现分频。综上所述，可选择CD4060同时构成振荡电路和分频电路。照图8，在MR和RS之间接入振荡器外接元件可实现振荡，并利用时计数电路中多一个2分频器（后述）可实现15级2分频，即可得1Hz信号。图 8 产生1Hz时间脉冲的电路图 3.2 60进制计数器的设计“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成。如图4所示由74ls1921构成的60进制计数器。由于74ls192本来就是10进制计数，所以各位直接MR接低电平，UP接时钟脉冲就可以实现十进制，当个位“Q3Q2Q1Q0”为“1001”时 Q3为“1”通过非门为“0”，“Q3Q2Q1Q0”变为“0000”时Q3为“1”，通过非门为“1”，即产生一上升沿，实现个位进数。当十位“Q3Q2Q1Q0”由0101变为0110时，Q1Q2通过一与门输出由0变为1，接MR清零，由于是异步清零，所以不会输出0110，即实现6进制，Q1Q2通过一与门输出由0变为1，产生一上升沿，实现进位。图9 60进制计数器电路图3.3 12进制计数器的设计当十位计数状态为Q3Q2Q1Q0为0000时，与非门被封锁恒为1，PL为1，个位为10进制计数，即时计数的1到9。到9后进位同秒分个位进位。当十位计数状态为Q3Q2Q1Q0为0001时，若个位Q3Q2Q1Q0为0011，与非门输出0，PL为0，置数，设定D3D2D1D0为0001，则个位由2变1，与非门通过一非门接十位清零端，个位Q3Q2Q1Q0为0011，与非门输出0，经非门为1，MR为1，强制清零，由1变零，综合个位十位即实现了12变1，此设计就是以此来实现12进制。个位Q3通过一个非门接十位脉冲端，当个位“Q3Q2Q1Q0”为“1001”时 Q3为“1”通过非门为“0”，“Q3Q2Q1Q0”变为“0000”时Q3为“1”，通过非门为“1”，即产生一上升沿，实现个位十进数。图10 4 24进制计数器图3.4 译码及驱动显示电路译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。本次设计使用7SEG-BCD数码管，但由于7SEG-BCD数码管市场很难买到，所以使用74ls48和共阴数码管代替。74LS48芯片可以直接对8421BCD码进行译码，而且74LS48芯片具有脉冲消隐输入、消隐输入、灯测试输入端可以对电路进行简单测试，方便测试电路和检查错误。把它对应的管脚与数码管管连接起来。就组成了显示电路。见图所示。图11译码及驱动显示电路图3.5 校时电路的设计数字种启动后,每当数字钟显示与实际时间不符进,需要根据标准时间进行校时。校“秒”时，采用等待校时。校“分”、“时”的原理比较简单，采用加速校时。对校时电路的要求是 :1在小时校正时不影响分和秒的正常计数 。2在分校正时不影响秒和小时的正常计数 。如图17所示，当开关打向上时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向下时，情况正好与上述相反，这时校时电路处于校时状态，进位脉冲被屏蔽，进位信号始终为0，按一下按钮开关既有一个高电平输入，此时进位信号变为1，0变1，由一上升脉冲，分（时）个位可进一位，由此来实现校时。与非门可选74LS00，非门则可用与非门2个输入端并接来代替节省芯片。因此实际使用时，须对开关的状态进行消除抖动处理，图17为加2个0.01uF的电容。图12 校时电路图3.6电路总图由于图纸有限 将脉冲信号与总电路分开来画图13 产生1Hz时间脉冲的电路图图14 电路总图4仿真、组装、调试及结果分析4.1时钟结果仿真图15时钟结果仿真图4.2 组装与调试由于电路比较复杂，一步接成几乎不可能，所以采用分步接线 1连接晶体共振电路。按图连接号电路后发现不能的到1Hz时钟脉冲，经反复调试后发现时芯片管脚图弄错了，改正后得到时钟1Hz脉冲。 2连接秒电路。在连的过程中发现所买的数码管不是共阴的，调换数码管后，还是不能正常计数，有时不加脉冲数码管也会计数，进反复调试接线后正常。 3连接分电路。由于分电路与秒电路基本相同，所以没有遇到太大问题就把分电路连接起来了。 4连接时电路。由于此时电路板上线较多，连线出现很大问题，原来正常的秒分电路在时电路连接起来后也不正常了，经反复调试后才正常。 5连接校时电路。连接校时电路很长时间没有成功，最后直接采用给脉冲信号来实现校时。调试过程中，我还发现以下几个问题：1 .七段数码显示管有七个重要的输入端（abcdefg），由于引脚排列有顺序，但不规则，与74ls48译码器相接时非常容易出错。这时可以充分利用高电平（即电源正极）与74ls48的 abcdefg输出端一一接触，这样既可以检查出七段数码显示管有没有烧坏，又可以检查顺序有没有接错，一举两得2 .如果计数器不能正常进位或者不能正常计数，可以利用发光二极管一一检测各输出端（高电平亮，低电平不亮）3 .如果2步骤检查发现输出端不正常输出，若芯片没有坏的话再检查各相关插孔有没有问题，譬如不该相接的连在一起，该相接的开路，面包板接触不良，用万用表的电阻档可以检查出来。 4 .接线板有很多问题，接线前腰检查接线板是否完好4.3结果分析经测试之后，电路可以实现设计要求，可以实现数字钟的基本功能，比如计数，同时多功能模块校时功能和报时功能都可以使用，基于仿真结果可以认定，此次多功能数字钟的设计是成功的。5心得与体会在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。这学期数电实验课的考试就是做的数字钟，所以在计数模块上面有以前的经验，设计技术模块很快就得出了正确的结果，虽然跟实验室用得芯片不一样，但原理不一样，我也得出结论，不同的电路可以实现同样的功能，我们应该设计最简单，最经济，最实用的电路。当然这个不一定所有条件都符合，找到一个最大限度满足各种条件的方案是我们设计的目标。