[工学]计算机电路与电子技术第11章.ppt

第十一章 数字钟电路的设计,11.1 概述 11.2 译码器 11.3 常用的时序逻辑电路 11.4 同步时序逻辑电路的设计方法 11.5 数字钟电路的设计,本章学习目的和要求,掌握时序逻辑电路特点 掌握时序逻辑电路分析，包括同步、异步时序电路。 掌握常用的寄存器，移位寄存器，计数器等时序电路，重点掌握74LS161、74LS160。 掌握同步时序逻辑电路设计，重点掌握计数器的设计。,11.1 概述 1、 时序逻辑电路的结构及特点 时序逻辑电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点： 含有记忆元件（最常用的是触发器） 具有反馈通道。,时序电路示意图,11.2 时序逻辑电路的分析方法,分析时序逻辑电路的一般步骤 1由逻辑图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。 3根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。,解：该电路为同步时序逻辑电路，时钟方程可以不写。 （1）写出输出方程：,（2）写出驱动方程,1、同步时序逻辑电路的分析举例,例：试分析下图所示的时序逻辑电路，已知X=0 。,（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：,输出方程：,由此作出状态表及状态图。,（4）作状态转换表及状态图,X=0时的状态图,（5）画时序波形图。,根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。,（6）逻辑功能分析：,该电路一共有3个状态00、01、10。,当X=0时，按照加1规律 从00011000循环变化， 并每当转换为10状态（最大数）时，输出F=1。,所以该电路是一个可控的3进制加法计数器。,例：分析下面的时序逻辑电路,1写方程 2求方程 3列真值表，画状态转换图 4画波形图 5描述逻辑功能,CP1=Q0 （当FF0的Q0由01时，Q1才可能改变状态。）,2. 异步时序逻辑电路的分析举例,例 试分析下图所示的时序逻辑电路,该电路为异步时序逻辑电路。具体分析如下：,（1）写出各逻辑方程式。,时钟方程：,CP0=CP （时钟脉冲源的上升沿触发。）,输出方程：,各触发器的驱动方程：,（3）作状态转换表。,（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：,（CP由01时此式有效）,（Q0由01时此式有效）,（4）作状态转换图、时序图。,（5）逻辑功能分析 由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。,集成数码寄存器74LSl75 ：,1、 寄存器,寄存器存储二进制数码的时序电路组件,11.3.1 寄存器和移位寄存器,11.3 常用的时序逻辑电路,D0D3是并行数据输入端，CP为时钟脉冲端。,Q0Q3是并行数据输出端。,74LS175的功能:,RD是异步清零控制端。,2、 移位寄存器,所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：,根据移位数据的输入输出方式，又可将它分为串行输入串行输出、串行输入并行输出、并行输入串行输出和并行输入并行输出四种电路结构：,串入串出,串入并出,并入串出,并入并出,（1）单向移位寄存器,右移寄存器（D触发器组成的4位右移寄存器） 右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。,设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：,在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种输入方式称为串行输入方式。,右移寄存器的时序图：,由于右移寄存器移位的方向为DIQ0Q1Q2Q3，即由低位向高位移，所以又称为上移寄存器。,左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。,左移寄存器,（2）双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器。,计数器用以统计输入脉冲CP个数的电路。,11.3.2 计数器,计数器的分类：,（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。,（1）按计数进制可分为二进制计数器和非二进制计数器。 非二进制计数器中最典型的是十进制计数器。,（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。,分析图可见：,1、同步计数器,（1）同步二进制加法计数器,驱 动 方 程,特 征 方 程,输出,状态转换表,状态图,由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。,时序波形图,4位二进制同步加法计数器74LS161,4位二进制同步加法计数器74LS161电路图,74LS161具有以下功能：, 计数。, 同步并行预置数。,CO为进位输出端。, 保持。, 异步清零。,分析图可见：,1、同步计数器,（2）同步二进制减法计数器,驱 动 方 程,输出,分析图可见：,1、同步计数器,（3）同步十进制加法计数器,驱 动 方 程,输出,特 征 方 程,设初态为：Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表,同步十进制加法器状态转换表。,同步十进制加法计数器状态图及时序图。,当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，称该电路具有自启动能力。,集成十进制计数器举例- 74LS160,2、计数器应用,（1）计数器级联,用两片4位二进制加法计数器74LS161构成8位二进制同步加 法计数器。,计满16时会产生进位,1,0,最多计数：1616=256,（2）组成任意进制计数器,置零法 适用于具有清零端的集成计数器。,置零法的原理：假设要构成M进制计数器，原有计数器为N进制，当其从全0状态S0开始计数并接受了M 个计数脉冲后，进入到SM状态，此时若利用SM的状态产生一个置零信号并加到计数器的置零端，则计数器立刻返回到S0状态并重新计数，这样就跳过了NM个状态而得到了M进制计数器。需要注意的是电路一进入SM状态立刻返回S0状态，所以SM状态只是在极短时间出现，并不包括在稳定循环状态中。,例：用集成计数器74160和与非门组成的6进制计数器。,（2）组成任意进制计数器,置零法,从0000状态开始计数,0,计数器清零并从0000重新开计数,（2）组成任意进制计数器,置数法 适用于具有置数端的集成计数器。,置位法原理：通过给计数器重复置入某个数值的方法跳过NM个状态，从而获得M进制计数器，这种方法可在电路的任何状态下实现。,置数法：用集成计数器74160和与非门组成的8进制计数器。,（2）组成任意进制计数器,从0010状态开始计数直到1000,0,计数器初始状态为0010,1,1,0,置零法：用集成计数器74LS160构成39进制计数器。,（2）组成任意进制计数器,先将两芯片采用级联方式连接成100进制计数器,1,0,0,清零，重新计数,1同步时序逻辑电路的设计步骤,（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。,（1）根据设计要求，设定状态，导出对应状态图或状态表。,（2）状态化简。消去多余的状态，得简化状态图（表）。,（4）选择触发器的类型。,（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。,（6）根据输出方程和驱动方程画出逻辑图。,（7）检查电路能否自启动。,同步时序逻辑电路的设计方法,11.4 同步时序逻辑电路的设计方法,（2）状态分配，列状态转换编码表。,2同步计数器的设计举例,设计一个同步7进制加法计数器,（1）逻辑抽象,解,例,2同步计数器的设计举例,（3）选择JK触发器 （4）求各触发器驱动方程和进位输出方程,2同步计数器的设计举例,状态方程为：,进位输出方程为：,JK触发器驱动方程为 ：,2同步计数器的设计举例,（6）画出逻辑图,（7）检查电路能否自启动,把未用状态111代入特征方程计算可得次态值为110， 可知电路能够自启动。,11.5数字钟电路的设计,1设计要求 （1）设计一个能显示1/10秒、秒、分、时的12小时数字钟。 （2）熟练掌握各种计数器的使用。 （3）能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。 （4）能用低位的进位输出构成高位的计数脉冲。 （5）可以在任意时刻校准时间，要求可靠方便。,2 电路原理图,3单元电路的原理说明,数字钟的逻辑框图如图11-38所示。它由石英晶体振荡器、分频器、计数器、译码器、显示器和校准电路组成。石英晶体振荡器产生的信号经过分频器作为脉秒冲，脉秒冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，经数码管显示时间。图11-39所示是数字钟逻辑电路图。,4整机电路安装调试,按照图11-43焊接好电路，检查无误后，按以下步骤调试。 （1）调试振荡部分电路，测试CC4060第3脚是否有脉冲信号产生。 （2）采用逻辑笔测试G4的输出端，逻辑笔电平指示灯每秒闪烁一次，说明秒产生器工作正常。 （3）按动S1，调试秒功能，按动一次S1，测G4的输出端，电压应向相反方向变化，说明G4计数基本工作正常；按动