苏州科技学院计算机组成原理实验报告.doc

计算机组成原理B实 验 报 告学 院： 电子与信息工程学院 专 业： 计算机科学与技术 班级学号： 11200135111 学生姓名： 李辉 指导老师： 黄研秋 实验一 实验日期：2014.6.10 成绩评定：_实验名称：运算部件实验：加减法器设计实验内容：启动Quartus II，可以采用图形化设计，也可以采用VHDL语言编程设计。然后进行编译调试，最后运行仿真模拟，查看仿真结果。采用图形化设计时先设计CAS单元，然后使用CAS单元设计四位加减法器。查看仿真结果时要考虑四种情况：加法、减法、正溢、负溢。还可以尝试AB均为正、AB均为负、A为正B为负、A为负B为正时候的加减法。1、一位全加器的实现2、一位可控加减法单元CAS的设计3、四位加减法器设计 实验目的：熟悉用Quartus II进行逻辑电路设计的方法。通过4位加减法器的设计，掌握加减法器的基本原理。VHDL程序或图形设计电路图：1. 一位全加器（FA）的VHDL程序CAS单元电路图：2. 一位可控加减法单元CASDY的设计的VHDL程序电路图：3. 四位加减法器设计的设计的VHDL程序电路图：仿真结果和分析：1.一位全加器的CAS仿真结果仿真结果分析：Ai，Bi和Ci（一个二进制位）相加，产生一个和输出Si以及一个进位Ci+1。仿真结果可得下表所示：输 入输 出AiBiCiSiCi+10000000110010100110110010101011100111111从表中得，输入中有奇数个1时，和Si为1；输入中任何两个同时为1，进位Ci+1为1。2.一位可控加减法单元仿真结果仿真结果分析：当Sub=0,Ai、Bi和进位Ci做一位加法；当Sub=1，Ai、Bi的反码和进位Ci做一位加法运算。3. 四位加减法器设计的仿真结果加法：减法：仿真结果分析：sub作为控制线，A和B做加法时，sub为0，根据补码的运算方法最低位应该加1，所以将sub作为最低位的进位输入C0；A和B做减法时，sub为1。其中，Cy为移出标志，由C3和C4进行异或运算得到。如下表所示：输入输出C3C4C3异或CCy000+011正溢出101负溢出110-心得体会：通过了本次实验，完成功能如下：1、一位全加器的实现2、一位可控加减法单元CAS的设计3、四位加减法器设计我学会了用Quartus II进行逻辑电路设计的方法，同时通过设计4位加减法器，掌握加减法器的基本原理，以及如何使用Quartus II创建部件图、波形示例图、仿真部件图，感谢老师的指导和同学的帮助。实验二实验日期：2014.6.10 成绩评定：_实验名称：运算部件实验：并行乘法器实验实验内容： 启动Quartus II，可以采用图形化设计，也可以采用VHDL语言编程设计。然后进行编译调试，最后进行仿真模拟，查看仿真结果。1.设计一位全加器（FA）。2.设计一个5位求补器。3.设计一个55的不带符号的阵列乘法器。4.设计一个66的带符号的阵列乘法器。实验目的：1. 掌握原码并行乘法器的基本原理。2. 掌握带求补器的补码阵列乘法器的基本原理。VHDL程序或图形设计电路图：1. 一位全加器（FA）的设计VHDL程序电路图：2. 5*5不带符号的阵列乘法器的设计VHDL程序电路图：3. 5位求补器的设计VHDL程序 电路图：4.6*6位带符号的阵列乘法器设计VHDL程序 电路图：仿真结果与分析：1.一位加减法器仿真结果仿真结果分析：Ai，Bi和一个二进制位输入Ci相加，产生一个和输出Si以及一个进位Ci+1。通过仿真结果可得如下真值表所示：输 入输 出AiBiCiSiCi+100000001100101001101100101010111001111112.5*5位不带符号乘法器仿真结果仿真结果分析：不带符号乘法器，默认参加运算的数都为正数。3.5位求补器的乘法器仿真结果在乘法时把相应的数转换被码形式进行相乘，正数原码与补码相同，负数补码为原码取反后加1。如上表标识所示，当E=1时，进行求补运算，否则不作求补运算。4.6*6位带符号的阵列乘法器设计VHDL程序 仿真结果分析：带符号阵列乘法器（包括符号在内的补码乘法器）可以采用先补码求补然后再得到原码，然后用无符号阵列乘法器做运算，最后把结果求补得到相应补码。心得体会：通过本次实验，实现功能如下：1.不带符号的阵列乘法器2.带符号的阵列乘法器3.设计一个5位求补器4.设计一个55的不带符号的阵列乘法器5.设计一个66的带符号的阵列乘法器在本本次实验中，不仅仅是深刻了解并行乘法器，还对它们的设计思想、工作原理、算法都熟练掌握了，并且对Quartus II的使用比之前也熟练了许多，收获颇丰，不仅因为实验收获了成功，也明白自己很多的不足，感谢老师的指导和同学的帮助。实验三实验日期：2014.6.10 成绩评定：_实验名称：时序部件实验实验内容： 1. 设计如图7-6所示的节拍脉冲发生器。2. 设计如图7-4所示的带启停电路的时序电路。图7-6 移位寄存器构成的4相节拍脉冲发生器图7-7 节拍信号形成过程实验目的：1. 加深理解计算机控制器中，时序控制部件的基本组成和工作原理。2. 掌握启停逻辑电路、节拍脉冲发生器的工作原理及设计方法。3. 了解启停逻辑电路、节拍脉冲发生器等电路的结构特点。VHDL程序或图形设计电路图：1. 节拍脉冲发生器电路图：2. 带启停电路的时序电路电路图：仿真结果与分析：1.节拍脉冲发生器仿真结果仿真结果分析：通过仿真结果来看，从接收Clr为GND之后产生的节拍脉冲具有一定的周期性，脉冲重复着按周期产生。2.带启停电路的时序电路仿真结果仿真结果分析：当开始按钮按下时序电路启动，会按一定周期产生节拍脉冲；当按下停止按钮后时，节拍脉冲发生器将停止发生节拍脉冲。因此节拍脉冲的只在开始和停止之间产生。心得体会：本次实验完成了如下设计： 1.如图7-6所示的节拍脉冲发生器。 2.如图7-4所示的带启停电路的时序电路。