EDA考试知识整理武汉大学.docx

1. FPGA 结构一般分为三部分：可编程逻辑块（CLB）、可编程 I/O 模块和可编程内部连线。2. CPLD 的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定 ； FPGA 的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。3. 大规模可编程器件主要有 CPLD 和 FPGA 两类，其中 CPLD 通过可编程乘积项逻辑实现其逻辑功能。 基于 SRAM 的 FPGA 器件，每次上电后必须进行一次配置。FPGA 内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电易失。4. 目前世界上有十几家生产 CPLD/FPGA 的公司，最大的两家是：Altera，Xilinx。5. 硬件描述语言(HDL)是 EDA 技术的重要组成部分， 是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多， 如 VHDL、Verilog HDL、AHDL6. WHEN_ELSE 条件信号赋值语句 和 IF_ELSE 顺序语句的异同：* WHEN_ELSE 条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。* IF_ELSE 顺序语句中有分号；是顺序语句，必须放在进程中7. 可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。原理图输入方式是一种最直接的设计描述方式，波形设计输入适用于时序逻辑和有重复性的逻辑函数。硬件描述语言的突出优点是：* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；* 具有很强逻辑描述和仿真功能，而且输入效率高，在不同设计输入库之间的转换非常方便，用不着对底层的电路和 PLD 结构的熟悉。8. 用 VHDL/Veilog HDL 语言开发可编程逻辑电路的完整流程：文本编辑功能仿真逻辑综合布局布线（适配）时序仿真编程下载硬件测试。a) *所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。综合的过程也是设计目标的优化过程，其目的是将多个模块化设计文件合并为一个网表文件，供布局布线使用，网表中包含了目标器件中的逻辑单元和互连的信息。i. 综合是 EDA 设计的关键步骤，综合就是将电路的高级语言转换成低级的，可与 FPGA/CPLD 相映射的功能网表文件。为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。*布局布线就是根据设计者指定的约束条件(如面积、延时、时钟等)、目标器件的结构资源和工艺特性，以最优的方式对逻辑元件布局，并准确地实现元件间的互连，完成实现方案(网表)到使实际目标器件(FPGA 或 CPLD)的变换。9. 构成一个完整的 VHDL 语言程序的五个基本结构：实体(ENTITY)、 结构体(ARCHITECURE)、 配置(CONFIGURATION) 、 库(LIBRARY) 、 程序包 (PACKAGE) 。*实体的由实体说明和结构体两部分组成。实体说明部分用于描述所设计系统的外部端口信号和参数的属性和设置，而结构体部分则定义了设计单元的具体功能、行为、数据流程或内部结构。*结构体的三种描述方式，即行为级描述、数据流级描述和结构级描述。*结构体通常由结构体名称、定义语句和并行处理语句构成。*程序包用于存放各设计模块能共享的数据类型、常数、子程序等。*库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在 VHDL 语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由用户生成或由 ASIC 芯片制造商提供，以便于在设计中为大家所共享。a) 常用库：(1)IEEE 库： IEEE 库主要包括 std_logic_1164、numeric_bit、numeric_std 等程序包，还有一些程序包非 IEEE 标准，但并入 IEEE 库，如 std_logic_arich、std_logic_unsigned、std_logic_signed。使用 IEEE 程序包， 必须声明。(2) std 库： 包含 standard textio 程序包。Std 库符合 IEEE 标准，应用中不必声明。(3) work 库： 用户的 VHDL 设计先行工作库。(4) vital 库： 包含时序程序包 vital_timing 和 vital_primitives。设计开发过程通常不用，每个设计实体都必须有各自完整的库说明语句和 use 语句。Use 语句的使用将使说明的程序包对本设计实体部分全部开放，即是可视的。10. 基于 VHDL 设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：（D）11. 在 VHDL 中用（ 综合）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。12. 信号与变量的区别：13. 数据对象14. 基本用法15. 适用范围16. 赋值表示和特性17. Signal18. （1）电路中信号连线19. （3）整个结构体内20. （5）= 进程最后赋值21. Variable22. （2）进程中数据存储23. （4）本进程中24. （6）:= 立即赋值25. 信号赋值语句在进程外作为并行语句，并发执行，与语句所处的位置无关。变量赋值语句在进程内或子程序内作为顺序语句，按顺序执行，与语句所处的位置有关。信号赋值符号为 =，变量赋值符号位 := 。信号赋值符号用于信号赋值动作，不立即生效，变量赋值符号用于变量赋值动作，立即生效。a) 变量具有局部特征，有效范围只在所定义的进程或子程序中；b) （2）信号具有全局特征，在一个实体内部的各单元之间传送数据，或与其他实体之间通信；c) （3）变量赋值是立即发生的，零延迟；d) （4）信号赋值是在一个进程的结束，有延迟；e) （5）变量在综合后可能没有与之对应的硬件结构；f) （6）信号在综合后可以找到与之对应的硬件结构，如一根线，一个端口或一个D触发器等。26. 变量赋值与信号赋值的区别在于，变量具有局部特征，它的有效只局限于所定义的一个进程中，或一个子程序中，它是一个局部的、暂时性数据对象（在某些情况下）。对于它的赋值是立即发生的（假设进程已启动），即是一种时间延迟为零的赋值行为。信号则不同，信号具有全局特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可以通过信号与其他的实体进行通信（端口本质上也是一种信号）。赋值过程总是有某种延时的，它反映了硬件系统并不是立即发生的，它发生在一个进程结束时。27. 变量赋值目标 : = 赋值源；a) 信号赋值目标 = 赋值源。b) FPGA FieldProgrammable Gate Array 现场可编程门阵列c) VHDL Very-High-Speed Integrated Circuit Hardwared) HDL Hardware Description Language 硬件描述语言e) CPLD Complex Programmable Logic Device 复杂可编程逻辑器件f) PLD Programmable Logic Device 可 编 程 逻 辑 器 件g) GAL generic array logic 通用阵列逻辑h) LAB Logic Array Block 逻 辑 阵 列 块 i) CLB Configurable Logic Block 可配置逻辑模块j) EAB Embedded Array Block 嵌 入 式 阵 列 块 k) SOPC System-on-a-Programmable-Chip 可编程片上系统l) LUT Look-Up Table 查找表 m) JTAG Joint Test Action Group 联合测试行为组织n) IP Intellectual Property 知识产 o) ASIC Application Specific Integrated Circuits 专用集成电路p) ISP In System Programmable 在系统可编程 q) ICR In Circuit Re-config 在电路可重构r) RTL Register Transfer Level 寄 存 器 传 输 s) EDA Electronic Design Automation 电子设计自动化28. FPGA过程中的仿真有三种：行为仿真、逻辑仿真、时序仿真。29. Quartus编译器编译FPGA工程最终生产两种不同用途的文件，它们分别是.sof和.pof。sof是SRAM Object File，下载到FPGA中，断电丢失。pof是Programmer Object File，下载到配置芯片中，上电重新配置FPGA。30. 图形编辑中模块间的连线有三种形式： 节点线 、总线和管道线31. 图形文件的扩展名是 .bdf ；矢量波形文件的扩展名是 .vwf ；使用VHDL语言，文本设计文件的扩展名是 .vhd ；自建元件图形符号文件的扩展名.bsf；资源分配说明文件扩展名.qsf，用文本打开它可以修改引脚编号；逻辑综合会生成edf文件；双击.qpf文件可启动QuartusII并打开已有工程。32. VHDL的子程序有过程(PROCEDURE)和函数(FUNCTION)两种类型,具有可重载性特点。33. VHDL的数据对象包括常量(constant)、变量(varuable)和信号(signal) ，它们是用来存放各种类型数据的容器。34. 状态机编码方式中，其中一位热码编码占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。35. 嵌套的IF语句，其综合结果可实现带优先级且条件相与的逻辑电路36. 一位热码 状态机编码方式 适合于FPGA器件；顺序编码 状态机编码方式 适合于CPLD器件；FPGA 基于LUT结构；CPLD 基于乘积项结构37. EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。38. EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。39. 一般把EDA技术的发展分为a) 1) CAD(计算机辅助设计)阶段，用计算机辅助进行IC版图编辑、PCB布局布线，取代 了手工操作；b) 2)CAE(计算机辅助工程)阶段，与CAD相比，除了纯粹的图形绘制功能外，又增加了电路功能 设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计；c) 3)EDA(电子设计自 动化）阶段，完成整个电子设计过程的自动化，从输入到输出，一个软件搞定，如Quartus II，ISE等集成工具。40. 采用PLD进行的数字系统设计，是基于芯片的设计或称之为自底向上41. 硬件描述语言HDL给PLD和数字系统设计带来了更新的设计方法和理念，产生了目前最常用的并称之为自顶向下的设计法42. EDA工具大致可以分为以及 等5个模块 设计输入编辑器、仿真器、HDL综合器、适配器、下载器43.44.45. JTAG包括TDI、TDO、TMS、TCK、TRST五个引脚。46. 在ISE中建立一个工程文件，如果要锁定使用的引脚，需要建立一个用户用户约束文件（UCF文件）文件。47. 元件例化语句由两部分组成，前一部分第二部分 （对一个设计实体定义为一个元件；此元件与当前设计实体的连接说明）48. 任何的组合电路，可以用电路实现；任何的时序电路都可由电路加上构成。与、或、非基本门电路；组合电路、触发器。49. 关系操作的结果为boolean数据类型；逻辑操作可以使用bit、boolean、std_logic数据类型。50. 可编程芯片的可编程体现在哪几个方面？要点：（1） 内部组合逻辑单元可编程；（2） 内部连线可编程；（3） IO单元可编程；（4） 全局时钟、全局复位信号等。51. 谈一谈你对IP核的认识。要点：（1） IP核具有自主知识产权；（2） 以硬件描述语言描述；（3） 实现特定功能；（4） 可以集成与其他的用硬件描述语言描述的系统。52. 逻辑阵列块LAB包括哪几个部分？LE、LE进位链和级联链、LAB控制信号、LAB局部互联、LUT链和寄存器链53. 逻辑单元LE包括哪几个部分？要点：（1） 1个4输入的LUT；（2） 1个带有同步使能的可编程触发器；（3） 1个进位链；（4） 1个级连链。54. 要点：LUT是look up table(查找表)的缩写，它是用逻辑芯片内部的SRAM来构成逻辑函数发生器，SRAM内存储真值表，真值表是函数所有取值的集合，一个N输入LUT可以实现N个输入变量的任何逻辑功能。a) 四输入函数的LUT实现过程图（略）55. 寄存器配平为什么能够提高电路的运行速度？要点：一个设计项中，如果包含逻辑块的延时差别过大，其总体工作频率取决于延时最大的模块，从而导致设计的整体性能受到限制。可以将大的延时部分（T1）划分一部分到小延时部分（T2），原系统的速度由T1决定，减小T1可以提高电路的运行速度。56. MAX7000中16个宏单元组成一个LAB。57. FLEX10K由 ， ， 和 四部分组成。嵌入式阵列块，逻辑阵列块，快速通道，I/O单元58. 在可编程电路的逻辑表示中表示 ，表示 ，表示 。未连接, 固定连接,可编成连接59. 综合器的综合步骤自顶层向低层依次为： 综合， 综合， 综合和 综合。自然语言，行为，逻辑，结构(版图) 60. 时序仿真是指 。功能仿真是指 。仿真文件中包含了器件的特性参数，接近于真实器件运行特性的仿真。直接对VHDL、原理图或其他描述形式的逻辑功能进行测试模拟，不涉及硬件的的物理特性。61. IP模块设计应易于重用。62. 一般有限状态机包含 ， ， 和 四部分。说明部分，主控时序进程，主控组合进程和辅助进程63. 电路设计中面积优化有 ， ， 等方法，速度优化有 ， ， 等方法。资源共享，逻辑优化，串行优化。流水线，寄存器配平，关键路径法等。64. 下图是FLEX10K的结构框图,请分别写出（1）-（8）所对应结构名称。（本题6分，每（1）+（2）1分，（3）+（4）1分，其他空各1分）65. （1）IOC（IOE或IOB）；（2）IOC（IOE或IOB）；（3）EAB；（4）EAB；（5）LA（逻辑阵列）；（6）LAB；（7）内部互连；（8）LE66. 什么是固有延时？什么是传输延时？要点：固有延时页也叫惯性延时，是任何电子器件都存在的一种延时特性，主要由分布电容产生。传输延时是输入与输出之间的一种绝对延时，使信号传输推迟了一个时间段。67. VHDL属于行为描述语言。68. 基于硬件描述语言HDL的数字系统设计目前最常用的设计方法称为自顶向下设计方法。69. EDA设计