数字电路09ch7时序模块.ppt

第七章 常用时序模块及其应用,第一节 计数器,第二节 寄存器,第三节 序列码发生器,小结,第一节 计数器,按进位方式，分为同步和异步计数器。,按进位制，分为模二、模十和任意模计数器。,按逻辑功能，分为加法、减法和可逆计数器。,按集成度，分为小规模与中规模集成计数器。,用来计算输入脉冲数目 见P350(老版P347）,一、计数器的分类,二、对计数器电路的基本要求,（1）能够对输入的时钟信号进行计数，并能以并行方式输出计数结果。 （2）必须保证能对记录下每一个时钟脉冲。 （3）可以同步或异步方式计数。 （4）能够对计数器进行同步或异步复位（把计数器设置为0）。 （5）能够以并行方式对计数器进行数据输入，也叫做预设或初始化。 （6）可提供计数器内数据的并行读出，并根据要求提供三态输出控制（三态输入输出是指数据输入输出端是否具有三态功能，这对形成总线十分必要）。 （7）一般计数器记录二进制数据的长度为8位、16位和32位。 （8）计数器的工作时钟应当是边沿有效，以保证数据正确。,三、中规模计数器,（三）中规模异步计数器,（二）四位二进制可逆计数器,（一）四位二进制同步计数器,（一）四位二进制同步计数器,1. 四位二进制同步计数器CT74161,2. CT74161功能扩展,1. 四位二进制同步计数器CT74161,四个主从J-K触发器构成,(1) 逻辑符号,D A:高位低位,CP: 时钟输入，上升沿有效。,R: 异步清零，低电平有效。,LD: 同步预置，低电平有效。,QD QA:高位低位,P、T：使能端，多片级联。,讲义P349,QCC：进位输出端。,输 入 输 出 CP R LD P(S1) T(S2) A B C D QA QB QC QD 0 0 0 0 0 1 0 A B C D A B C D 1 1 0 保 持 1 1 0 保 持 1 1 1 1 计 数,CT74161功能表,1)异步清除：当R=0，输出“0000”状态，与CP无关。,2)同步预置：当R=1，LD=0，在CP上升沿时，输出 端反映输入数据的状态。,3)保持：当R=LD=1时，各触发器均处于保持状态。,4)计数：当LD = R = P= T = 1时，按二进制自然码 计数。 若初态为0000,15个CP后，输出为 “1111”，进位QCC = TQAQBQCQD =1。第16个 CP作用后，输出恢复到0000状态，QCC = 0。,(2) 功能,1. 四位二进制同步计数器CT74161,74LS161波形图,2. 四位二进制同步计数器CT74163,CT74163功能表,CT74161功能表,CT74163采用同步清零方式：当R=0时，且当CP的上升沿来到时,输出QDQCQBQA 才全被清零。,(1)外引线排列和CT74161相同。,(2)置数，计数，保持等功能与CT74161相同。,(3)清零功能与CT74161不同。,2. 四位二进制同步计数器CT74163,特点：,连接成任意模M 的计数器,(1) 同步预置法,(2) 反馈清零法,(3) 多次预置法,3. 74161应用电路（P359、P441）,态序表 计数 输 出 N QD QC QB QA 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,例1:设计一个M=10的计数器。,解:方法一 采用后十种状态,0 1 1 0,0,(1) 同步预置法,(1) 同步预置法,例1:设计一个M=10的计数器。,0000,0001,0010,0011,0100,0101,0110,1111,0111,1000,1110,1001,1010,1011,1100,1101,解: 画出全状态转换图,态序表 计数 输 出 N QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1,例2:设计一个M=10的计数器。,方法二:采用前十种状态,0 0 0 0,1 0 0 1,0,(1) 同步预置法,仿真74161计数器.msm,(1) 同步预置法,例2:设计一个M=10的计数器。,方法二:采用前十种状态,全状态转换图：,例3: 同步预置法设计 M=24 计数器。,0 0 0 1,1 0 0 0,0,1 0 0 0,0 0 0 0,（24）10=（11000）2,初态为：0000 0001,终态：00011000,连接成任意模M 的计数器,(1) 同步预置法,(2) 反馈清零法,(3) 多次预置法,3. 74161应用电路,0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0,采用CT74161,0,0 0 0 0,（2）反馈清零法,态序表 N QD QC QB QA,M12仿真,态序表 N QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1,采用CT74161,例2: 设计一模9计数器。,0,0 0 0 0,（2）反馈清零法,例3: 设计一M=12 计数器。,态序表 N QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0,采用CT74161,0,0 0 0 0,仿 真,（2）反馈清零法,提问：采用74163如何实现,连接成任意模M 的计数器,（1）同步预置法,（2）反馈清零法,（3）多次预置法,3. CT74161应用电路,M=10 计数器,态序表 N QD QC QB QA 0 0 0 0 0,例: 分析电路功能。,2 0 1 0 1 3 0 1 1 0 4 0 1 1 1 5 1 0 0 0,7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,1 0 1 0 0,6 1 1 0 0,作业题 P385(老版P386) 5-4、5-5、 P456 (老版P460) 习题6-2 、,二、中规模计数器,（三）中规模异步计数器,（二）四位二进制可逆计数器,（一）四位二进制同步计数器,D A:高位低位 CPU 、CPD :双时钟输入 R: 异步清除,高电平有效。 LD: 异步预置,低电平有效。 QD QA:高位低位,1. 逻辑符号,加到最大 值时产生进位 信号QCC=0,减到最小 值时产生借位 信号QCB=0,（二）四位二进制可逆计数器CT74193,讲义P350 MSI器件中的74190、74191、74192和74193均是同步可逆计数器。其中，74190和74192是同步十进制可逆计数器，74191和74193是同步二进制可逆计数器。,（二）四位二进制可逆计数器CT74193,CT74193功能表, 连接成任意模M 的计数器,(1) 接成M16的计数器,(2) 接成M16的计数器,2. CT74193功能扩展,(二）四位二进制可逆计数器CT74193,0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,例：用CT74193设计M=9 计数器。,方法一:采用异步预置、加法计数,（1）接成M16的计数器,0 1 1 0,态序表 N QD QC QB QA,提问：该电路的输出有多少个状态？,方法二:采用异步预置、减法计数,0 1 0 0 1 1 1 0 0 0 2 0 1 1 1 3 0 1 1 0 4 0 1 0 1 5 0 1 0 0 6 0 0 1 1 7 0 0 1 0 8 0 0 0 1 9 0 0 0 0,1 0 0 1,例1：用CT74193设计M=9 计数器。,态序表 N QDQCQBQA,（1）接成M16的计数器, 连接成任意模M 的计数器,(1) 接成M16的计数器,(2) 接成M16的计数器,2. CT74193功能扩展,(二）四位二进制可逆计数器CT74193,例:用CT74193设计M=147 计数器。,方法一:采用异步清零、加法计数。,M = (147)10 =(10010011)2 需要两片CT74193,1 0 0 1,1 1 0 0,0 0 0 0,0 0 0 0,（2）接成M16的计数器,方法二:采用减法计数、 异步预置。 利用QCB端,M = (147)10 =(10010011)2,1 0 0 1,1 1 0 0,1 1 0 0,1 0 0 1,例:用CT74193设计M=147 计数器,（2）接成M16的计数器,二、中规模计数器,（三）中规模异步计数器,（二）四位二进制可逆计数器,（一）四位二进制同步计数器,(1) 触发器A：模2 CPA入QA出 (2) 触发器B、C、D：模5异步计数器。 CPB 入QD QB出 CPA、CPB: 时钟输入端 R01、R02: 直接清零端 Sg1、Sg2 : 置9端 QD QA:高位低位,1 . 逻辑符号,（三）异步计数器CT74290,讲义 P367,74290的内部电路结构,（三）异步计数器CT74290,(2)异步清零：当R01=R02=1，Sg1、 Sg2有低电平 时， 则输出“0000”状态，与CP无关。,(1)置9：当Sg1= Sg2= 1 时， 输出 1001 状态。,(3)计数：当R01、R02及Sg1、Sg2有低电平时，且 当有CP下降沿时，即可以实现计数。,2. 功能,在外部将QA和CPB 连接构成8421BCD码计 数。 CPA入QD QA出,在外部将QD和CPA 连接构成5421BCD码计 数。 CPB入QAQD QC QB出。,（三）异步计数器CT74290,输 入 输 出 CP R0（1）R0（2）Sg（1）Sg（2） QA QB QC QD 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1 0 0 计 数 0 0 0 0 0 0 ,（三）异步计数器CT74290,例 1：采用CT74290 设计M=6计数器。,方法一：利用R端,0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0,0110,0 0 0 0,M=6 态序表 N QA QB QC QD,例 2：采用CT74290 设计M=7计数器。,M=7 态序表 N QAQBQC QD 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0 7 1 0 0 1,方法二：利用S 端,1 0 0 1,0 1 1 0,例 3：用CT74290 设计M=10计数器。,M=10 态序表 N QAQDQC QB 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0,要求：采用5421码计数,例 4：用CT74290 设计M=88计数器。,方法三：采用两片CT74290级联,0,1,第七章 常用时序模块及其应用,第一节 计数器,第二节 寄存器,第三节 序列码发生器,小结,移位寄存器,寄存器,单向移位寄存器,双向移位寄存器,第二节 寄存器,用来存放数据,（一）、寄存器的分类 从功能上分：,第二节 寄存器,（一）、寄存器的分类 从触发方式分：,电平控制寄存器,边沿控制寄存器,第二节 寄存器,（一）、寄存器的分类,从电路结构分,(1)、电平控制寄存器74373,是指在时钟信号的有效电平期间接收数据,讲义P342,(2)、边沿控制寄存器74273,是指在时钟信号的有效边沿接收数据,P343,例5-3-6 分析图5-3-33所示电路的逻辑功能,寄存器应用电路,解： 根据图5-3-33可知，该电路由两片寄存器和一片译码器组成。,讲义P354,解： 74139中有两个2线-4线译码电路，由图中译码器可知，当电路使能信号 =1时，电路不工作，两片寄存器都不能进行输入、输出工作。当电路使能信号 =0时，如果输入信号RW=1，表示从寄存器中读取数据，如果输入信号RW=0，表示向寄存器写数据。而输入信号CS称为片选信号，用于控制哪一片寄存器有效，如果CS=0，寄存器I工作，如果CS=1，则寄存器II工作。其时序图如图5-3-34所示。,图5-3-34 例5-3-6的波形,（1） 当CLR=0 时，异步清零。 （2）当S0S1时，并行送 数。 （3）当S0S1时，保持。 （4）当S0 =1， S1 =0时，右移 且数据从SR 端串行输入。 （5）当S0 =0 ， S1 =1 时，左移 且数据从SL 端串行输入。,2. 功能,1. 逻辑符号,（二）四位双向移位寄存器CT74194,讲义 P345,CT74194功能表,（二）四位双向移位寄存器CT74194,（三）单向移位寄存器（八位CT74164）,讲义 P346,2. 环形计数器,1. 数据转换,3. 扭环形计数器,（四）寄存器的应用,1.七位串行并行转换,例5-3-9 分析图5-3-39所示电路的逻辑功能,解：根据电路模型列出态序表,通过分析可知本例是模7计数器，本例的关键是确定每次右移时进入SR端的数据。,2. 环形计数器,1. 数据转换,3. 扭环形计数器,（四）寄存器的应用,2.环形计数器,讲义P442,环形计数器是指将移位寄存器的首尾相连，而且，任何状态中只有一个触发器的状态为1。,例6-3-4 用D触发器实现一个 模5环形同步计数器,解： 、画状态转换图,2.环形计数器,、画全状态转换表, 求激励函数D4,将非主环状态指入主环达到自启动的目的。,列出D4输入端的卡诺图，化简后可以得到以下逻辑表达式：,2.环形计数器,、画全状态转换表,、画电路图,例：用CT74194构成M=4的环形计数器。,态序表 ,注意： （1）电路除了有效计数循环外，还有五个无效循环。 （2）不能自启动，工作时首先在S加启动信号进行预置。,2.环形计数器,根据194的功能表S1=1,S2=1时，同步预置。加正脉冲启动。,（1）连接方法： 将移位寄存器的输出QD接到SR输入端。,（2）判断触发器个数： 计数器的模n (n为移位寄存器的位数)。,2. 环形计数器,1. 数据转换,3. 扭环形计数器,（四）寄存器的应用,3. 扭环形计数器,例6-3-5 用MSI器件74194实现一个模8扭环形计数器,解：写出态序表,注意： （1）电路除了有效计数循环外，还有一个无效循环。 （2）不能自启动，工作时首先在S加启动信号进行预置。,（1）连接方法： 将移位寄存器的输出QD经反相器后反馈到SR输入端。,（2）判断触发器个数： 计数器的模2n (n为移位寄存器的位数)。,2. 环形计数器,1. 数据转换,3. 扭环形计数器,（四）寄存器的应用,第七章 常用时序模块及其应用,第一节 计数器,第二节 寄存器,第三节 序列码发生器,小结,第三节 序列码发生器,一、计数器型序列码发生器,任意长度的序列码,三、反馈型序列码发生器,二、移位寄存型序列码发生器,一、计数器型序列码发生器,2. 按要求设计组合输出电路。,计数器+组合输出电路,（一）电路组成,（二）设计过程,1.根据序列码的长度S设计模S计数器，状态可以自定。,例：设计一产生110001001110序列码发生器。,第一步：设计计数器 （1）序列长度S=12，可以设计模12计数器。 （2）选用CT74161。 （3）采用同步预置法。 （4）设定有效状态为 QDQCQBQA=01001111。,0 0 1 0,一、计数器型序列码发生器,讲义 P449383,第二步：设计组合电路,QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0,（1）列出真值表。,（2）卡诺图化简。,（3）采用8输入数据选择器实现逻辑函数：,D0=D1=D3=D5=0D2=D6=1 D4=QA，D7=,一、计数器型序列码发生器,若对应的方格内 有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。,八选一选择器实现函数：逻辑变量ABCD,选ABC做地址输入，可得八选一选择器的卡诺图,与函数的卡诺图比较，可确定相应的数据输入Di。,若对应于选择器卡诺图的方格内全为1，则此Di= 1；反之，若方格内全为0，则Di = 0。,QDQCQB-ABC QA-D,第三步：画电路图,D0=D1= D3 =D5=0 D2=D6=1 D4=QA， D7=,Z,一、计数器型序列码发生器,三、反馈型序列码发生器,-最长线性序列码发生器,第三节 序列码发生器,一、计数器型序列码发生器,二、移位寄存型序列码发生器,二、移位寄存型序列码发生器,例6-3-6 用D触发器设计一个产生1111000100的序列码发生器。,解：,（1）分析题意，确定系统状态和输出，画出原始状态转换表和状态转换