数字电子技术包晓敏 王开全主编第五章-2时序逻辑

1、时序逻辑电路时序逻辑电路 组合电路组合电路：电路的输出只与当前的输入有关，而与电路的输出只与当前的输入有关，而与以以 前前的输入无关。的输入无关。 时序电路：时序电路： 电路在某一给定时刻的输出，不仅取决于电路在某一给定时刻的输出，不仅取决于 该时刻电路的输入该时刻电路的输入,还取决于还取决于前一时刻电路前一时刻电路 的状态。的状态。 结构：组合电路结构：组合电路+触发器。触发器。 一、一、 什么是时序逻辑电路？什么是时序逻辑电路？ 结构：由门电路构成。结构：由门电路构成。 输出方程：输出方程： 状态方程状态方程(次态次态)： Qn+1=F3 ( Z, Qn ) 驱动驱动(D,J,K)方程（方

2、程（激励方程激励方程）: Z=F2 ( X, Qn ) 异步还有时钟方程异步还有时钟方程 二、二、时序电路的模型时序电路的模型 Y=F1 ( X, Qn ) Z 组合电路组合电路 触发器触发器 CP XY Q 输入信号输入信号输出信号输出信号 状态信号状态信号驱动信号驱动信号 用用组合电路组合电路实现实现 用用记忆电路记忆电路实现实现 三、典型的时序逻辑电路三、典型的时序逻辑电路串行加法器串行加法器 1011010111110000 00111011 一位全加器一位全加器 D触发器触发器CP Q CICO 1D C1 B SA 四、时序逻辑电路的分类四、时序逻辑电路的分类 按控制时序状态的脉冲

3、源来分：按控制时序状态的脉冲源来分： 同步时序电路：同步时序电路： 异步时序电路：异步时序电路： 所有触发器状态的变化所有触发器状态的变化由由同一时钟同一时钟脉冲源控制脉冲源控制 触发器状态的变化触发器状态的变化没有统一的时钟脉冲没有统一的时钟脉冲 Q0 FF0 Q1 CP FF2 Q2 FF1 1D C1 1D C1 1D C1 “1” Q0 FF0 Q1 CP FF2 Q2 FF1 1D C1 1D C1 1D C1 写各触发器的写各触发器的驱动方程驱动方程 写电路的写电路的输出方程输出方程 写触发器的写触发器的状态方程状态方程 作作状态真值表状态真值表及及状态转换图状态转换图 作作时序波

4、形图时序波形图 得到电路的逻辑功能得到电路的逻辑功能 同同 步步 时时 序序 电电 路路 的的 分分 析析 方方 法法 输入端的表达式，输入端的表达式， 如如T、J、K、D 组合电路的输出组合电路的输出 描述状态转换描述状态转换 关系的表格关系的表格 画出画出时钟脉冲时钟脉冲作用下作用下 的输入、输出波形图的输入、输出波形图 例：请分析以下例：请分析以下同步时序电路同步时序电路： （1）写出驱动方程：）写出驱动方程： 1 0 120 K QQJ nn nn n QQK QJ 201 01 n nn QK QQJ 12 102 (2)(2) 写出状态方程写出状态方程 nnnnnnnn QQQQQ

5、QKQJQ 120101111 1 1 nnnnnnnn QQQQQQKQJQ 212102222 1 2 nnnnnn QQQQKQJQ 0120000 1 0 （3）写出输出方程：）写出输出方程： （1）写出驱动方程：）写出驱动方程： 1 0 120 K QQJ nn nn n QQK QJ 201 01 n nn QK QQJ 12 102 nn QQY 21 (2)(2) 写出状态方程写出状态方程 nnnnnn QQQQQQ 12010 1 1 nnnnnn QQQQQQ 21210 1 2 nnnn QQQQ 012 1 0 （3）写出输出方程：）写出输出方程： nn QQY 21

6、（4）根据状态方程列出状态。）根据状态方程列出状态。 nnnn QQQQ 012 1 0 nnnnnn QQQQQQ 12010 1 1 nnnnnn QQQQQQ 21210 1 2 nnQ QY 21 111 001000011 110100 101 Q2Q1Q0 010 000110七个状态构成循环，称为有效循环。七个状态构成循环，称为有效循环。 “111”位于有效循环之外，称为无效状态。位于有效循环之外，称为无效状态。 （5）作出状态图）作出状态图 （见上图）（见上图） 如果无效状态在若干个如果无效状态在若干个CP作用后，最终能进入有效循环称作用后，最终能进入有效循环称 该电路具有该电

7、路具有自启动自启动能力。能力。上述时序电路能够自启动。上述时序电路能够自启动。 （6）时序图）时序图 （设（设Q2Q1Q0初态为初态为000） （7）结论：同步自然态序七进制计数器）结论：同步自然态序七进制计数器。 Y Q2 Q1 Q0 CP 0 1 0 0 1 0 1 1 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 1 1 000001010011 /0 /0 /0 111110101100 /0 /0 / 1 /1 123 QQQ /Y 000001010011 /0 /0 /0 111110101100 /0 /0 / 1 /1 123 QQQ /Y 几个概念：几个概念：

8、 有效状态：有效状态：时序电路利用了的状态（本例时序电路利用了的状态（本例000110） 无效状态：无效状态：时序电路没有利用了的状态（本例时序电路没有利用了的状态（本例111） 自启动自启动（无孤立状态）：（无孤立状态）： 开机时，电路有可能处于任一无效状态时开机时，电路有可能处于任一无效状态时（随机）（随机），经过，经过 1个或多个个或多个CP后，能进入的有效循环。后，能进入的有效循环。 有效循环：有效循环：有效状态构成的循环。有效状态构成的循环。 无效循环：无效循环：无效状态构成的循环。无效状态构成的循环。 不能自启动的例子（状态图）不能自启动的例子（状态图） 000001011 100

9、110111 010 101 无效状态：无效状态： 孤立状态孤立状态 有效循环有效循环 例如：分析图所示的例如：分析图所示的异步时序电路异步时序电路。 解解（1）驱动方程：驱动方程： 02 0 1 n JQ K 11 1JK 210 2 1 nn JQ Q K ， ， （2 2）次态方程和时钟方程：）次态方程和时钟方程： 1 0200 1 1110 1 22103 , , , nnn nnn nnnn QQQCPCP QQCPQ QQ Q QCPCP 1 0200 1 1110 1 22103 , , , nnn nnn nnnn QQQCPCP QQCPQ QQ Q QCPCP （2） （3

10、）状态转换图：）状态转换图： （4）时序图）时序图 异步的状态转换图时，既要考虑次态，又要考虑时钟脉冲。因为主从型结构异步的状态转换图时，既要考虑次态，又要考虑时钟脉冲。因为主从型结构 的触发器是在时钟脉冲的下跳沿到来时翻转的，在图中，触发器的触发器是在时钟脉冲的下跳沿到来时翻转的，在图中，触发器FF0和和FF2的的 时钟都来自于电路的输入时钟信号，而时钟都来自于电路的输入时钟信号，而FF1的时钟却来自的时钟却来自FF0 的的Q端，所以，端，所以， 只要没出现只要没出现1变变0，触发器就不会翻转。如，设电路初态为，触发器就不会翻转。如，设电路初态为000，将初态代入次，将初态代入次 态方程可算

11、得：态方程可算得：=0，=1，=1，这不是电路真正的次态。因为，这不是电路真正的次态。因为Q0是是0变变1，而不，而不 是是1变变0，故，故FF1不翻转，仍保持原态不翻转，仍保持原态0不变，所以，实际次态是不变，所以，实际次态是001，而不是，而不是 011。 时序逻辑电路设计的几种方法时序逻辑电路设计的几种方法 1 1采用小规模集成门电路和触发器设计；采用小规模集成门电路和触发器设计； 2 2采用标准的中规模集成电路设计；采用标准的中规模集成电路设计； 3 3采用可编程逻辑器件采用可编程逻辑器件PLDPLD设计。设计。 设设 计计 步步 骤骤 设定状态设定状态 画出状态转换图画出状态转换图

12、列出状态真值表列出状态真值表 求状态方程求状态方程 求驱动方程求驱动方程 画逻辑电路图画逻辑电路图 检查检查自启动自启动如不符如不符 合要求，重新设计合要求，重新设计 设计要求设计要求 逻辑抽象逻辑抽象 触发器选型触发器选型 例：试用例：试用JK触发器设计一个同步七进制计数器。触发器设计一个同步七进制计数器。 需要三个触发器。需要三个触发器。 Q2Q1Q0 001000010011 110100101 解：（解：（1）逻辑抽象，画出状态图。）逻辑抽象，画出状态图。 （2）列出状态表）列出状态表 1 1 1 0 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 0

13、1 1 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 n Q2 n Q1 n Q 0 1 2 n Q 1 1 n Q 1 0 n Q （3）求出状态方程（根据状态表画卡诺图）求出状态方程（根据状态表画卡诺图） 21201 1 2 QQQQQQ n 10210 1 1 QQQQQQ n 0210201 1 0 QQQQQQQQ n 00011110 1 0 Q2 Q1Q0 Q2n+1 0 11 010 0 00011110 1 0 Q2 Q1Q0 Q1n+1 0 10 101 0 00011110 1 0 Q2 Q1Q0 Q0n+1 1 01 001 0 （3）求出电路

14、的驱动方程（）求出电路的驱动方程（触发器选型触发器选型） 将上述状态方程与将上述状态方程与JK触发器的特性方程相比较得：触发器的特性方程相比较得： 21201 1 2 QQQQQQ n 10210 1 1 QQQQQQ n 021 1 0 QQQQ n 1 0 120 K QQJ nn nn n QQK QJ 201 01 n nn QK QQJ 12 102 （4）根据得到的驱动方程画出逻辑图。）根据得到的驱动方程画出逻辑图。 1 0 120 K QQJ nn nn n QQK QJ 201 01 n nn QK QQJ 12 102 CP FF2 1J 1K C1 Q2 Q2 FF1 1J

15、 1K C1 Q1 Q1 Q0 Q0 FF0 1J 1K C1 （5）检查电路能否自启动。）检查电路能否自启动。 Q2Q1Q0 001000010011 110100101 111为无效状态，根据卡诺图化简可知为无效状态，根据卡诺图化简可知（见讲义（见讲义18页）页） ，111的下一个状态为的下一个状态为000，回到有效循环，故所设计的时序，回到有效循环，故所设计的时序 电路能自启动。电路能自启动。 111 序列信号检测时序逻辑电路的设计通常按以下步骤进行：序列信号检测时序逻辑电路的设计通常按以下步骤进行： 仔细分析逻辑功能的要求，确定输入和输出，并画出状仔细分析逻辑功能的要求，确定输入和输出

16、，并画出状 态转换图。态转换图。 状态化简。状态化简。 状态编码。状态编码。 确定触发器类型，求出状态方程、驱动方程和输出方程确定触发器类型，求出状态方程、驱动方程和输出方程 。 画逻辑图。检查电路能否自启动。画逻辑图。检查电路能否自启动。 例：例：设计一串行数据检测器，每当连续输入设计一串行数据检测器，每当连续输入3个或者个或者3个以上个以上 的的1时，输出时，输出Y为为1。否则输出为。否则输出为0 解：解： 2.2.画出状态转换图和状态转换表画出状态转换图和状态转换表( (有的状态输入和输出同则合并有的状态输入和输出同则合并) ) 输入端输入端X：串行随机信号串行随机信号 输出端输出端Y：

17、当当X出现出现111序列时，序列时，Y=1；否则；否则Y=0 S0状态：初始状态状态：初始状态S1状态：已输入状态：已输入1个个1 S2状态：已连续输入状态：已连续输入2个个1 S3状态：已连续输入状态：已连续输入3个个1 1. 1. 状态定义状态定义 状态编码状态编码 因为电路需因为电路需3个状态，而个状态，而2个触发器的状态有个触发器的状态有3，所以取，所以取2个触发个触发 器。并令器。并令 S0=00， S1=01，S2=10。 确定触发器类型，求若干方程确定触发器类型，求若干方程 设选用主从型设选用主从型JK触发器。根据图（触发器。根据图（b）所示的简化状态图可列出）所示的简化状态图可

18、列出 卡若图如图卡若图如图C所示。所示。 得次态方程为得次态方程为 1 n YXQ输出方程为：输出方程为： 由状态方程由状态方程得驱动方程得驱动方程 10 1 n JXQ KX 01 1 1 n JXQ K ， 根据驱动方程画逻辑图。根据驱动方程画逻辑图。 (6)自启动检验。自启动检验。 寄存器寄存器 寄存器寄存器用于寄存一组二值代码，广泛地用于数字系用于寄存一组二值代码，广泛地用于数字系 统和数字计算机中。统和数字计算机中。 寄存器一般用寄存器一般用D触发器构成。触发器构成。 寄存器主要分寄存器主要分并行寄存器并行寄存器和和移位寄存器移位寄存器 两种。两种。 一、什么是寄存器？一、什么是寄存

19、器？ 二、二、 寄存器的构成寄存器的构成 三、寄存器的分类三、寄存器的分类 并行寄存器并行寄存器 一、具有清零功能的一、具有清零功能的4 4位并行输入并行输出寄存器：位并行输入并行输出寄存器： 0 1 0000 1011 1011 只有只有CP脉冲的上升沿到来后，数据才能存入寄存器。脉冲的上升沿到来后，数据才能存入寄存器。 一、右移寄存器一、右移寄存器(低位移入高位低位移入高位) （1）用）用D触发器（也可用触发器（也可用JK触发器）触发器） （2）驱动方程）驱动方程 D0=DIR D1=Q0 D2=Q1 D3=Q2 （3）逻辑电路图）逻辑电路图 1D C1 FF0 1D C1 FF1 1D

20、C1 FF2 1D C1 FF3 Q1Q2Q3Q0 CP DIR 移位寄存器移位寄存器 思考：用思考：用JK触发器如何实现上述电路？触发器如何实现上述电路？ 串行数据串行数据 输入端输入端 （4）动作特点）动作特点 设移位寄存器的初始状态设移位寄存器的初始状态Q0Q1Q2Q3=0101，DIR的输入的输入 为为1。 移位寄存器移位寄存器 0101 Q1Q2DIRQ3Q0 1 10101 溢出溢出 在在CP脉冲作用下，数据右移一位。脉冲作用下，数据右移一位。 （5）工作波形）工作波形 设移位寄存器的初始状态设移位寄存器的初始状态Q0Q1Q2Q3=0000，DIR的输入代的输入代 码为码为1011

21、，请画出各触发器输出端在移位过程中的波形。，请画出各触发器输出端在移位过程中的波形。 移位寄存器移位寄存器 t t t Q0 Q1 Q2 Q3 0 0 0 0 t 0 0 0 0 1 0 1 0 1 0 0 0 0 1 0 0 1 0 1 1 DIR CP 0 t 0 t 11 01 8位移位寄存器位移位寄存器74HC164 移位寄存器移位寄存器 二、左移寄存器二、左移寄存器 （1）用）用D触发器；触发器； （2）驱动方程）驱动方程 D0=Q1 D1=Q2 D2=Q3 D3=DIL （3）逻辑图）逻辑图 移位寄存器移位寄存器 DIL Q0 FF0 Q1 FF1 Q2 FF2 Q3 C1 1D

22、CP C1 1D C1 1D C1 1D FF3 串行数据输串行数据输 入端入端 三、多功能寄存器（并行置数、左移、右移、保持）三、多功能寄存器（并行置数、左移、右移、保持） （1）用）用D触发器触发器 ； （2）增加两根控制信号）增加两根控制信号S1、S0，用以控制寄存器的功能：，用以控制寄存器的功能： S1 S0 功能功能 0 0 保持保持 0 1 右移右移 1 0 左移左移 1 1 并行置数并行置数 （3）驱动方程）驱动方程 001101010010 DSSQSSDSSQSSD IR 1012010011011 DSSQSSQSSQSSD 2013011012012 DSSQSSQSSQ

23、SSD 301012013013 DSSDSSQSSQSSD IL 以上以上4个方程可以用个方程可以用4个四选一的数据选择器来实现。个四选一的数据选择器来实现。 移位寄存器移位寄存器 001101010010 DSSQSSDSSQSSD IR 1012010011011 DSSQSSQSSQSSD 2013011012012 DSSQSSQSSQSSD 301012013013 DSSDSSQSSQSSD IL （3）驱动方程）驱动方程 以上以上4个方程可以用个方程可以用4个四选一的数据选择器来实现。个四选一的数据选择器来实现。 移位寄存器移位寄存器 （4）逻辑电路图（见教材）逻辑电路图（见教

24、材P155） （5）74LS194逻辑符号和功能表逻辑符号和功能表 Cr S1 S0 DIR DIL CP Q0 Q1 Q2 Q3 0 1 1 1 1 1 1 0 0 0 1 1 0 A B 0 0 0 0 D0 D1 D2 D3 Q0 Q1 Q2 Q3 A Q0 Q1 Q2 Q1 Q2 Q3 B 移位寄存器移位寄存器 例：画出由例：画出由74LS194构成时序电路的状态转换图。构成时序电路的状态转换图。 32Q QD IR 移位寄存器的应用移位寄存器的应用 思考：检验一下该计数器能否思考：检验一下该计数器能否自启动自启动？ Q0Q1Q2Q3 00001000110011101111 0111

25、00110001 右移右移 置置0 扭环形计数器扭环形计数器 计计 数数 器器 1.什么是计数器？什么是计数器？ 计算输入的脉冲个数。 2. 计数器分类计数器分类 按逻辑功能 加法计数器加法计数器 减法计数器减法计数器 可逆计数器可逆计数器 按工作方式按工作方式 同步计数器同步计数器 异步计数器异步计数器 按编码方式 二进制计数器二进制计数器 二二-十进制减法计数器十进制减法计数器 格雷码计数器格雷码计数器 3. 计数器状态图计数器状态图 S0S1Sn-2Sn-1 /0/0 /0 /1 /C 其中，其中，C为进位。为进位。 注意注意 ：有些计数器不需进位：有些计数器不需进位 异步计数器异步计数

26、器 1.二进制计数器二进制计数器 (1) 如果如果D触发器构成呢触发器构成呢? 例：时序电路如图所示，已知例：时序电路如图所示，已知CP脉冲波形，画出脉冲波形，画出Q0Q2的波的波 形。形。 Q0 FF0 Q1 CP FF2 Q2 FF1 1D C1 1D C1 1D C1 CP Q1 Q0 Q2 功能：功能：计数计数、分频分频、定时定时。 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 0 0 一、模一、模2n异步加法计数器的构成规律异步加法计数器的构成规律 （1）用）用T触发器构成；触发器构成； 异步计数器异步计数器 （2）若触发器要求用

27、上升沿触发，则应用前级）若触发器要求用上升沿触发，则应用前级Q作为下作为下 级的级的CP，若触发器要求用下降沿触发，则应用前级的，若触发器要求用下降沿触发，则应用前级的Q 作为下级的作为下级的CP。 Q0 FF0 Q1 CP FF2 Q2 FF1 1T C1 1T C1 1T C1 111 二、模二、模2n异步减法计数器的构成规律异步减法计数器的构成规律 （1）用）用T触发器构成；触发器构成； 异步计数器异步计数器 （2）若触发器要求用上升沿触发，则应用前级）若触发器要求用上升沿触发，则应用前级Q作为下作为下 级的级的CP，若触发器要求用下降沿触发，则应用前级的，若触发器要求用下降沿触发，则应

28、用前级的Q 作为下级的作为下级的CP。 思考思考：如何用：如何用D触发器（上升沿触发）构成模触发器（上升沿触发）构成模8减法计数器。减法计数器。 一、一、 模模2n同步加法计数器同步加法计数器 1. 以以8进制计数器为例，其状态转进制计数器为例，其状态转 换规律为：换规律为： Q2 Q1 Q0 0 0 1 0 0 0 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q0每来一个每来一个CP脉冲脉冲翻转翻转一次；一次； Q1只有当只有当Q0为为1时时翻转翻转，其余，其余保持保持； Q2只有当只有当Q1、Q0同时为同时为1时时翻转翻转， 其余其余保持保持。 同步计数器同步计

29、数器 nnn QTQTQ 1 T 触发器的状态方程触发器的状态方程 nn QQ 1 当当T=1时时 当当T=0时时 nn QQ 1 2. 模模2n同步加法计数器的构成规律同步加法计数器的构成规律: （2）令）令T0=1，T1=Q0，T2=Q0Q1，T3=Q0Q1Q2 3位同步二进制加计数器逻辑图位同步二进制加计数器逻辑图 同步计数器同步计数器 （1）用）用T触发器构成，既可上升沿触发也可下降沿触发；触发器构成，既可上升沿触发也可下降沿触发； 二、二、 模模2n同步减法计数器构成规律同步减法计数器构成规律 （1）用）用T触发器；触发器； 同步计数器同步计数器 （2）令）令 0123012010

30、,1QQQTQQTQTT 三、模三、模2n同步加减计数器构成规律同步加减计数器构成规律 （1）用）用T触发器；触发器； 同步计数器同步计数器 （2）令）令 010120010 , 1QQXQXQTQXXQTT 集成同步计数器种类很多，常用的有以下几种集成同步计数器种类很多，常用的有以下几种 四、四、 MSI集成同步计数器集成同步计数器 4位同步二进制计数器位同步二进制计数器74161/74163； 同步十六进制加法计数器同步十六进制加法计数器CC4520； 单时钟同步十六进制加单时钟同步十六进制加减计数器减计数器74LS191； 双时钟同步十六进制加双时钟同步十六进制加减计数器减计数器74LS

31、193； 同步十进制加法计数器同步十进制加法计数器74LS160； 单时钟同步十进制可逆计数器单时钟同步十进制可逆计数器74LS190。 同步计数器同步计数器 1.1.7416174161的主要功能：的主要功能： 同步计数器同步计数器 异步清零功能异步清零功能 同步并行置数功能同步并行置数功能 同步二进制加计数器同步二进制加计数器 保持功能保持功能 同步计数器同步计数器 所有的触发器采用同一时钟信号。所有的触发器采用同一时钟信号。 外部外部CP脉冲为上升沿触发。脉冲为上升沿触发。 （1）异步清零功能）异步清零功能 异步清零功能。异步清零功能。 当当 Rd=0时，时，Q3Q2Q1Q0=0000

32、。 0 0 同步计数器同步计数器 （2）同步并行置数功能）同步并行置数功能 （Rd=1,LD=0时）时） 1011 1011 0 11111111 同步计数器同步计数器 （3）同步二进制加计数器）同步二进制加计数器（Rd=1,LD=1时）时） 0 1 11111111 同步计数器同步计数器 （4）保持功能（）保持功能（ Rd=1,LD=1时，时，EP ET=0时时）进位输出进位输出 0000 0 2. 741612. 74161的逻辑符号的逻辑符号 3. 741613. 74161的功能表的功能表 Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 CP EP ET CO LD Rd

33、同步计数器同步计数器 L L L L d0 d1 d2 d3 计 数 保 持 保 持 L H L d0 d1 d2 d3 H H H H H H L H H L Rd LD ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 4. 4. 应用应用 1 CP 同步计数器同步计数器 （1） 实现同步二进制加计数实现同步二进制加计数 Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 CP EP ET CO LD Rd1 1 1 L L L L A B C D 计 数 保 持 保 持 L H L A B C D H H H H H H L H H L Rd LD ET EP C

34、P D0 D1 D2 D3 Q0 Q1 Q2 Q3 计数计数 00000001010000110010 101010011000 011101100101 11111110110111001011 Q3Q2Q1Q0 （2 2）由中规模集成计数器构成）由中规模集成计数器构成N 进制计数器进制计数器 同步置数法同步置数法 反馈清零法反馈清零法 N进制计数器进制计数器 例例1 采用采用“反馈清零法反馈清零法”实现同步实现同步10进制加计进制加计 数数 N进制计数器进制计数器 0101 Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD 1 1 CP CP 1 &

35、 出现一瞬间出现一瞬间 1010 0001010000110010 10011000011101100101 0000 1010 0001010000110010 10011000011101100101 0000 N进制计数器进制计数器 & Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD 1 1 CP 1 CP 0101 0 0000 1 波形图：波形图： Q3 Q2 Q0 Q1 CP N进制计数器进制计数器 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 0 0 0

36、 1 0 0 0 0 0 0 0 0 1 0 0 例例2 采用采用“同步置数法同步置数法”，用，用74161构成十进制加计数器构成十进制加计数器 N进制计数器进制计数器 00000001010000110010 10011000011101100101 11011100 10111010 11111110 & Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD 1 1 CP 1 0000 1001 0 0000 思考：校思考：校 验一下能验一下能 否自启动否自启动 1.确定计数器的状态转换图；确定计数器的状态转换图； N进制计数器进制计数器 构成构成N N

37、进制计数器步骤：进制计数器步骤： 2.根据计数器的初态确定并行数据输入端的连接；根据计数器的初态确定并行数据输入端的连接； 3.根据计数器的终态确定与非门输入端的连接。根据计数器的终态确定与非门输入端的连接。 另一种接法：另一种接法： 0111 0110111111101101 1000100110101011 1100 Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD 1 1 CP 1 1 0 1 1 0 CP N进制计数器进制计数器 1111 0 例例3 试用两片试用两片74161构成构成100进制计数器进制计数器 方法一：方法一： N进制计数器进制

38、计数器 11110000 & Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD CP 11 1 1 CPCP 先用两片先用两片74161构成构成256进制计数器，然后再用进制计数器，然后再用“同同 步置数步置数”法构成法构成100进制计数器。进制计数器。 N进制计数器进制计数器 11110000 Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD

39、 RD CP 11 1 1 CPCP 1 1 方法二：通过串行进位的方法构成方法二：通过串行进位的方法构成256进制计数器，再用进制计数器，再用 “同步置数同步置数” 法构成法构成100进制计数器。进制计数器。 & 方法三：当方法三：当M可分解成可分解成N1和和N2时，可将两个计数器分别接成时，可将两个计数器分别接成 N1进制计数器和进制计数器和N2进制计数器，然后再将两个计数器级联起进制计数器，然后再将两个计数器级联起 来。因此，来。因此，100进制计数器可由两个进制计数器可由两个10进制计数器级联而成。进制计数器级联而成。 Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD 1 1 CP 1 & 0011 Q0 Q1 Q2 Q3 D0 D1 D2 D3 74161 EP ET CO LD RD1 & 0011 1 CP CP N进制计数器进制计数器 （2 2）按要求设计