电源完整性分析-网际星空

1、本文始於2010年初，2011年開放 閱覽，將說明PI不是只看Resonance、Target Impedance來下de-coupling cap.，或看IR drop而已，應先避免電源地平面不當分割，再下電容加強改善Target Impedance，才是較好的設計方式。 另外還以實例說明做PI模擬時，電容模型輸入正確寄生電感值的重要性，以及分地與合地設計時，近場的差異。1. Verification of board import1.1 check stack-up1.2 check net1.3 check circuit element2. Resonant mode analysis

2、2.1 未修改前，原分地、分power2.2 部分power plane合併 (已合地)2.3 加de-coupling電容 (已合地、合power)3. Target Impedance3.1 VDD3.3V for general IO3.2 RF_VDD334. Voltage Drop (IR drop)4.1 Generate sources and sinks4.2 Meshing4.3 Plotting and analyzing results 4.3.1. 原分地、分電源 4.3.2. 合地、合電源後5. 案例分析 - DCDC noise couple5.1 模擬方法描述5

3、.2 模擬結果 5.2.1 電流分佈密度 5.2.2 近場強度分佈6. 問題與討論6.1 為何在數MHz低頻存在resonant頻點?6.2 Resonant 要壓到什麼程度才夠?6.3 Target Impedance要壓到什麼程度才夠?6.4 為何可以用電流密度來解釋合地後noise改善的現象?6.5 如何解釋合地後RF_VDD33的Target Impedance大幅改善的現象?7. 補充資料7.1 Compare an microstrip line with different imperfect ground planes1. Verification of board impor

4、t1.1 check stack-up (確認堆疊的設定) SIwave v4.0以後的版本，stack-up setting可以存成.stk匯出或匯入。至於堆疊如何設定可參考此1.2 check netDisplay Nets tab by ViewWorkspacesNets, then select some power/ground net to highlight and check them原分地、分電源的狀況：電源 - RF_VDD33、VDD33、DVDD33 VDD1.8、VDDQ=1.8V 地 - GND RF_GND合地、部分電源整合後的狀態：電源 - RF_VDD33、

5、VDD33 (VDD33與DVDD33合併) VDD1.8、VDDQ=1.8V 地 - GND (所有地都合併)1.3 check circuit element (看import了哪些電容與電感about PI issue)方法一：第一次在SIwave匯入.asc後，會在Message Window看到總共匯入多少RLC數目方法二：在.siw中，從Component Window的RLC個別項目展開，查看Local目錄。 如果發現 某些元件無法匯入，請參考此方法三：Edit Circuit Element Parameters2. Resonant mode analysis (plane分

6、割的諧振狀態，IC擺放位置的諧振頻點)2.1 未修改前，原分地、分power 不論分地或合地的情況，原始檔案從1M17MHz就有50個諧振頻點，更別說到1GHz有上千個諧振頻點了 。主因是power plane是破碎的，且沒有擺放足夠的de-coupling capacitor to suppress resonance以下8張圖雖然只看1MHz16MHz，但產生諧振頻點的位置，已經涵蓋了各路power domain。目前沒有看到諧振的位置，更高頻段可能還是存在諧振點，只是諧振點實在太多了，先看20MHz以下的。挑幾個位置下de-coupling capacitor，以抑制2.13M、2.24

7、MHz、3.51M、11.07MHz、12.8MHz、13.7MHz諧振分析至此發現，若不把電源與地適度合併，只靠加de-coupling capacitor要解諧振問題，幾乎不可能。因為有些地方根本放不下電容，尤其在BGA正下方區域，整個連接非常破碎。減少諧振的首要原則是，減少不必要的分地或分power，再來才是下電容。2.2 把VDD33、DVDD3區域合併，重新跑一次諧振模擬(已合地) 在下列圈起處，多放32顆0.1uF2.3 加de-coupling電容 (已合地、合power) 1M1GHz之間，區域諧振頻點變少了，只剩下高頻的幾個頻點(351M、492M、543M、565M)有大區

8、域的諧振。在下列圈起處，再多放16顆1nF，則520MHz以下 諧振頻點都受到控制了。至此，已經多加了48顆電容，老闆要砍人了3. Target Impedance做PI模擬時，請善用(必須用) Edit Pin Group (by SIwave v3.5)功能 Tools Pin Group Manager (by SIwave v4.0)與 Circuit Elements Generate on Components (by SIwave v4.0)3.1 VDD3.3V for general IO 若地與power都分割，且沒有增加de-coupling電容的最初情況：Target

9、Impedance在2.5GHz以上會超過10歐姆 (紅線)若地合併，VDD33與DVDD3也合併，且增加de-coupling電容的最後情況：Target Impedance維持10歐姆以內 (綠線)即使多加了48個電容，對Target Impedance改善很少；試著de-active新加的48顆小電容，發現綠線的PI改善主要是因為合地，而不是下了電容的關係。但真的多下了48顆電容對PI的貢獻這麼微不足道嗎? 也不是這樣，上圖的模擬結果是有問題的，因為所套用的0.1uF電容是理想電容，沒有考慮實際電容在高頻的寄生電感與ESR。原先PCB上匯入的電容，其寄生電感與ESR都默認為理想值0。下圖

10、則是把所有的by-pass電容，都重新輸入寄生電感值0.4nH (4E-10)、ESR=0.1 Ohm，再跑一次模擬。下圖的趨勢，才是比較合理的如果模擬時考慮了de-coupling電容的非理想效應，就可以看出合地與多加電容，對於target impedance都有幫助。參閱電容非理想特性3.2 RF_VDD33 若地分割，且沒有增加de-coupling電容的最初情況：Target Impedance在600MHz以上會超過10歐姆，最高超過100歐姆 (紅線)若地合併，且增加de-coupling電容的最後情況：Target Impedance維持20歐姆以內 (綠線)4. Voltage

11、 Drop (IR drop)希望藉由SIwave所提供的IR drop分析功能，能找出sec. 3.3分地後，Target Impedance特別差的原因4.1 Generate sources and sinks 選定Source IC：Edit Select Single Object，然後選定主IC。下圖被選定的BGA主IC整個以黃色亮框顯示，且左下角有幾個綠色ball是彼此有細線相連的，即是sec. 3.3中做過pin group的結果。綠色是指RF_GND，紅色是指RF_VDD33 在sec. 3.3是做Target Impedance分析，所以Generate Ports時，是選

12、擇建立Port。請先把之前建立的port砍掉。以同樣的servo power pin group與servo ground pin group，重新建一個Circuit Element Type是Current Source的物件按Create後，就可以在最右邊的Circuit Elements欄位內，看到新建的Current Source，然後按OK Locate VRM：在板子上RF_VDD的最源頭，放一個3.3V Voltage Source。Circuit Element Voltage Source4.2 Meshing Simulation Compute DC Current/V

13、oltage- Perform Adaptive Mesh Refinement一定要記得核選，Mesh Refinement取13可以減少mesh time，一般選3 8-10- Mesh Vias不選可以跑的比較快，但準度會差一點。- Voltage Source (VRM)的negative terminal，記得要設Negative4.3 Plotting and analyzing results 雖然在前一個設定步驟已經核選Plot Current Density and voltage Distribution，理論上按OK開始進行DC Current/Voltage模擬完，會自

14、動跳出模擬結果；但如果沒看到模擬結果，可以從Results DC IR Drop . Currents/Voltage打開4.3.1 原分地、分電源4.3.1.1 Layer-2 current flow (GND layer)因為一開始沒有選Mesh Vias，所以All Vias這一項也沒有東西 。J、V、P都核選時，是不會出現單位，但若只選一種(J)，就可以看到單位4.3.1.2 Layer-3 current flow (Power layer)看到這張圖到處都是紅色不用緊張，這是因為這一層是power layer，所有3.3V power domain，因為IR drop差異不大，大

15、家電壓都差不多，所以會看到紅色。讀者可以試著單獨對J、V、P打勾，就知道我在說什麼了。4.3.2 合地、合電源 4.3.2.1 Layer-2 current flow (GND layer)比較sec. 4.3.1.2與sec. 4.3.2.1，地合後地平面的Current Density與Power Density強度高的地方少很多4.3.2.2 Layer-3 current flow (Power layer)合地後，Power plane的Current Density降低許多(8.84 to 6.38E+07A/m2)，Power Density也降低很多(4.84 to 2.49

16、E+03W/m2)5. 案例分析 - DCDC noise couple本例會拿來做PI分析，是因為此板一開始以分地設計時，測量Video白電平SN指標，會有很明顯的DCDC 470K490KHz switching noise干擾，但把整塊板子的地合起來後，反而SN指標好了12dB，DCDC switching noise耦合到Video輸出明顯變少，這與一般直覺以為分地可以隔離雜訊的想法完全衝突，故試著以模擬軟體來釐清此現象。分地(isolate)只是處理雜訊問題的方法之一，但不是唯一的方法。筆者反而很少以分地來處理雜訊問題，因為動不動就分地很容易導致產品EMIESD變差，且SIPI問題也

17、會較嚴重。5.1 模擬方法描述 系統條件：PCB板上共有三路DCDC電源，分別以3A DCDC IC產生1.0V、1.8V、3.3V，負載分別約1.3A、0.5A、0.6A。 模擬條件：將主IC的1.0V、1.8V、3.3V分別pin group，並設成current source (sink)，而Video VVDD33就是在系統3.3V其中。 將PCB板子上的1.0V、1.8V、3.3V的VRM分別放上一個相對的Voltage source 觀察指標：看看合地與分地的不同條件下，DCDC的電源回流路徑影響Video、Audio、RF區域GND的狀況，並觀察近場場強分佈5.2 模擬結果 5.

18、2.1 電流分佈密度分地時的ground plane電流密度分地時的power plane電流密度合地時的ground plane電流密度地合起來後，地平面的Current Density與Power Density強度小很多(9.72 to 5.29)合地時的power plane電流密度地合起來後，power plane的Current Density與Power Density強度小很多(9.72 to 5.29) 5.2.2 近場強度分佈 Simulation Compute Near Field 分地時的近場場強：可與sec. 4.3.1的電流密度分佈圖對的起來。近場最強的地方不是在

19、電流最大的VDD1.0V (1.3A)，而是出現在電流次之但被分地的RF_VDD33 (0.2A)合地後的近場場強6. 問題與討論6.1 為何在數MHz低頻存在resonant頻點? 目前已知加de-coupling capacitor會增加低頻諧振點，請參閱6.2 Resonant要壓到什麼程度才夠? 以本例而言，為了消除500MHz以下的諧振頻點，已經多加了48顆電容(這樣做鐵定會被老闆打槍)，但對Target Impedance的主要改善其實是合地貢獻較大。所以有些人的作法是不管resonant mode分析，而是只看Target Impedance下電容就好，這也是筆者建議的方法。6.3 Target Impedance要壓到什麼程度才夠? 一般是以操作電壓VDD的5%以內，作為系統所容許的最大擾動電壓(max. ripple)。 Imax * (Target Impedance) 0.05 * VDD 而Target Impedance limit線，通常不會是一條水平線，而是隨著頻率增加而上升，原因是系統高頻成份的Imax能量相對較小。 另外要注意，這裡所定義的Target Impedance有分是IC端看到的還是PCB系統端看到的(5%)；一般前者要