基于FPGA的直接数字频率合成器的设计j

1、中国集成电路China lnte gra te d Circult应用2008 9(总第 112期 http :/1引言直 接 数 字 频 率 合 成 (Direct Digital FrequencySynthesis , 即 DDFS 一 般 简 称 DDS 是 从 相 位 概 念出发直接合成所需波形的一种频率合成技术 , 该技 术具有频率分辨率高 、 频率变换速度快 、 相位可连续 变化等特点 , 在数字通信系统中被广泛采用 , 是信号 生成的最佳选择 。 目前市场上可以见到很多采用先 进 CMOS 工艺生产的高性能和 多功能的专 用 DDS 芯片 , 但是在某些场合 , 专用 DDS

2、芯片在控制方式 、 频率控制等方面与系统的要求差距很大 。 现场可编 程门阵列 (FPGA 器件具有工作速度快 、集成度高 、 可靠性高和现场可编程等优点 , 利用它来设计符合 自己需要 的 DDS 电路 就 是 一 个 很 好 的 解 决 方 法 。DDS 与模拟式的频率锁相环 PLL 相比 , 它最主要的优点有 :(1 :频率的切换速度快 , 可以在极短的时 钟周期内改变频率 。 (2 :频率稳定度高 , 由于采用 了晶体振荡器作为时钟源 , 因此有着极高的频率稳 定度 。 所以 DDS 广泛应用于接收机本振 、 信号发生 器 、 通信系统 、 雷达系统等 , 尤其适合于跳频无线通 信系统

3、 。现场可编程门阵列 (Field Programmable GatesArray , 简 称 FPGA 是 可 编 程 逻 辑 器 件 , 适 合 于 时序 、 组合等逻辑电路应用场合 , 它可以替代几十甚至基于 FP GA 的直接数字频率合成器的设计葛磊 , 夏标(华东师范大学 上海 200062摘要 :本文介绍直接数字频率合成 (D D S 的工作原理 、 设计方法以及如何用现场可编程门阵列 (FPG A 来实现 。关键词 :直 接 数 字 频 率 合 成 (D D S ; 现 场 可 编 程 门 阵 列 (FPG A ; FLEX 10K M A X +pl us I I ; Q ua

4、r t us I I ; 参数化模块库 (LPM A design of DDS based on FPGAGE Lei , XIA Biao(East China Normal University, Shanghai 200062, China Abstract:This paper introduces the principle of Direct Digital Frequency Synthesis (DDS , and how to realize it with Field Programmable Gates Array (FPGA .Keywords:DDS ; FPGA

5、; FLEX10K ; M AX+plus II ; Quartus II ; LPM76中国集成电路 2008 9 http :/(总第 112期 应用China lnte gra te d Circult上百块通用 IC 芯片 , 这样的 FPGA 可以构成一个子 系统 。 本文选用 FLEX10K 系列的器件来完成 DDS 设 计 , ALTERA 公 司 的 FLEX10K 系 列 器 件 的 特 点 有 :(1高 密 度 :1万 25万 个 可 用 门 , 可 高 达40960位内部 RAM (每个 RAM 有 2048位 。 (2系统级特点 :支持多电压接口 , 在 FLEX10K

6、A器件 中允许输入的引脚电压为 5.0V , 在 FLEX10KB 中允 许输入的引脚电压为 3.3V 和 5.0V 。 (3 低功耗 :维 持状态小于 0.5mA , 可以在 2.5V 、 3.3V 、 5.0V 电源电 压下工作 。 (4 强大的 I/O 引脚功能 :每个引脚都有 一个独立的三态输出使能控制及漏 极开路配置 选 项 ; 可编程输出电压摆率控制 , 可以减小开关噪声 。(5 FLEX10KA 、FLEX10KE 、 FLEX10KS 器 件 支 持 热插拔 。 (6多种封装形式 :用户可以任意选择84600引 脚 的 各 种 封 装 封 装 形 式 有 PLCC 、 TQFP

7、 、 PQFP 、 PGA 、 BGA 等 ,同 一 种 封 装 中 的 各 种FLEX10K 系列器件的引脚相兼容 。2D D S 的基本原理DDS 是利用信号相位与幅度的关系 , 对需要合成信号的波形进行相位分割 , 对分割后的相位值赋 予相应的地址 , 然后按时钟频率以一定的步长抽取 这些地址 , 因为它们对应相应的相位 , 从而也对应相 应的幅度 , 这样按照一定的步长抽取地址 (相位值 的同时 , 输出相应的幅度样值 , 这些幅度样值的包络 反映了需要合成信号的波形 。 在时钟恒定时 , 合成 信号的频率可以通过改变抽取地址的步长来改变 , 而如果在基准时钟后面加一级分频器电路 ,

8、就可以 通过改变时钟分频的方式在更大范围内调节输出信号的频率 。 图 1是 DDS 的基本原理框图 , 包括基准 时钟 、 相位累加器 、 相位寄存器 、 数据存储器 (ROM 查 找 表 、 数 模 转 换 器 (DAC 和 低 通 平 滑 滤 波 器 (LPF 。相位累加器以频率控制字 M 为步长进行累加 运算 , 产生所需的频率控制数据 ; 相位寄存器在时钟 的控制下把累加的结果作为数据存储器 (ROM 的 地址 , 对数据存储器 (ROM 进行寻址 , 同时把累加 运算的结果反馈给相位累加器 , 以便进行下一次累 加运算 。 数据存储器 (ROM 实质是一个相位 /幅度 转换电路 ,

9、ROM 中存储二进制码表示所需合成信号 的相位 /幅度值 , 相位寄存器每寻址一次 ROM , 就 输出一个相对应的信号相位 /幅度值 。 由于信号相 位 /幅度值用二进制码表示 , 如果需要输出模拟波 形 (例如正弦波 , 需送入 D/A 转换器进行数 /模转 换 , 最后经低通滤波器进行平滑处理 , 就可以得到平 滑的信号波形了 。DDS 输出信号的频率由式 (1 决定 :F o ut =f clk ×(M/Y (1f clk 为时钟频率 , M 为频率控制字 , Y 为 ROM 存储器数据表的长度 。 我们假设时钟频率 f clk =10MHz 频率控制字 , M =100,

10、数据表的位数为 10即 ROM 的 长 度 为 1024则 F o ut =10MHz ×(100/1024=0.9766MHz , 可见通过设定 DDS 相位累加器的位数(也即 ROM 存储器数据表的长度 、频率控制字 M 和基准时钟的值 , 就可以产生任意频率的输出 。 DDS 输出信号的频率最高分辨率 F res 由式 (2 决定 :F res =f clk /Y (2f clk 为时钟频率 , Y 为 ROM 存储器数 据表的长度 。 DDS 输出信号的频率分辨率也就是频率控制字图 1D D S 的基本原理框图77中国集成电路China lnte gra te d Circu

11、lt应用 2008 9(总第 112期 http :/M =1时输出的频率值 。 因此 , 只要存储器数据表的长度足够大 DDS 就可以得到很细的频率间隔 , 同时 我们可以在基准时钟后面加一级分频器电路 , 这样 就可以在更大范围内调节频率分辨率及输出信号的 频率 。 输出信号的最低频率也即频率分辨率 , 而输 出的最高频率由采样定理决定 , 理论上可以达到时 钟频率的一 半 , 即 f clk /2, 但 由 于 工 作 频 率 越 接 近f clk /2, 阶梯波形中所包含的无用频率分量越大 , 而低通滤波器的特性又不是理想的 , 输出信号的频谱纯 度很难达到所要求的指标 。 为此的最大

12、输出频率都 低于 f clk /2, 一般认为输出频率的上限为时钟频率的40%。3D D S 在 FPG A 中的实现3. 1累加器和寄存器的设计在用 FPGA 设计 DDS 电路的时候 , 累加器是决 定 DDS 性能的一个关键部分 , 在设计 DDS 累加寄 存器模块时可以采用 FPGA 单元库中的 1632位 加法器模块 , 它们可以很容易地实现高达 32位的相 位累加器 , 但是如果我们所设计的 DDS 电路需要工 作在很高频率时 , 这种方法有较大的延时 , 不能满足 高速度的要求 。 为了提高系统的工作速度 , 可以采 用流水线技术 , 即把在一个时钟内要完成的逻辑操 作分成几步较

13、小的操作 , 并插入几个时钟周期来提 高系统的数据吞吐率 , 例如采用多个位数较低的累 加器以流水线的方式组合成我们 所需位数 的累加 器 。 但 是 流 水 线 技 术 比 较 适 合 开 环 结 构 (open-loop 的电路 , 要用 在累加 器 这 样 的 闭 环 反馈 (close loop feedback 的电路中必须谨慎考虑 , 以 保证设计的准确无误 。 采用流水线技术可以大大提 高系统的工作速度 , 但是它会占用更多的 FPGA 资 源 , 所以在具体应用中采用哪一种方式来设计累加 器电路 , 由所设计 DDS 电路的性能决定 。累加器和寄存器 (ROM 地址产生单元 的

14、工作 原理如图 2所示 , 累加器也即加法器 。 N 位的加法器 与 N 位寄存器级联 , 每来一个时钟脉冲 f clk , 加法器将 频 率 控 制 字 与 寄 存 器 输 出 在 MAX+plus 或Quartus II 中调用 LPM 完成 DDS 累加器和寄存器设计 , LPM 是参数化的模块库 (Library of ParameterizedM odules , 它是提高电路设计的一种有效方法 。 通过修改 LPM 模块的某些参数 , 可以达到设计的要 求 , 例如一个加法器模块 (LPM _ADD_SUB , 它有 3个 端 口 , 6个 参 数 ,一 般 情 况 下 只 要 修

15、 改LPM _WIDTH , 即数据宽度 , 就可以实现任意位的加法器 。3. 2数据存储器 (R O M 查找表 的设计用 FPGA 设计 DDS 电路的另一个关 键是波形 存储器 ROM , 相位累加器的输出作为 ROM 的地址 输入 , 经查表 (LUT 和运算后 , ROM 就输出所需波 形的量化数据 。 设计中面临的主要问题是资源的开 销 , 也就是存储数据表 ROM 的大小 , ROM 一般用图 2R O M 地址产生单元图 3系统的 R TL 电路78中国集成电路 2008 9 http :/(总第 112期 应用China lnte gra te d CircultFPGA 中

16、的 EAB 单元实现 , 因为 ROM 表的尺寸随着地址位数或数据位数的增加呈指数递增关系 , 因此 在满足信号性能的前提下如何减少资源的开销就是 一个重要问题 。 在实际应用中 , 我们可以充分利用 信号在一个周期内的对称性来减少 EAB 的开销 。3. 3系统的整体设计整个系统在 Quartus II 中综合以后的 RTL 电路 如图 3, 为了节省 ROM 的容量我们做了相位截断 。 图 4是频率控制字 fword 为 1, 相位控制字 pword 为0的时序仿真结果 。 图 5是频率控制字 fword 为 20,相位控制字 pword 为 0的时序仿真结果 。4结束语采用 FPGA 设

17、计 DDS 电路 , 充分发挥了 FPGA 在系统可编程的优点 , 可以通过软件灵活改变相关参数 , 给设计带来很多方便 。 用 FPGA 设计 DDS 电 路较采用专用 DDS 芯片更为灵活 , 因为只要改变FPGA 中的 ROM 数据 , DDS 就可以产生所需波形数据 , 并且 FPGA 的功能完全取决于设计需求 , 因而具 有相当大的灵活性 , 将 DDS 设计嵌入到 FPGA 芯片 所构成的系统中 , 其系统成本并不会增加多少 , 因 此 , 采用 FPGA 来设计 DDS 系统具有很高的性价 比 参考文献1潘松 , 黄继业 . EDA 技术实用教程 (第二版 北京 :科学教育出版社 , 20052Altera 公司 Quartus II 简介作者简介葛磊 , 硕士研究生 , 主要从事嵌入式方面研究图 4时序仿真结果 (f w or d =1, pw or d =0图 5时序仿真结果 (f w or d =20, p