第五讲静态CMOS组合逻辑

第五讲静态CMOS组合逻辑电路天津大学电信学院电子科学与技术系史再峰TJU.ASICCenter---ArnoldShi引言:组合电路与时序电路组合逻辑电路InOUT组合逻辑电路InOUT状态TJU.ASICCenter---ArnoldShi静态CMOS电路在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD或Vss；稳定状态时，门的输出值总是由电路所实现的布尔函数决定；不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上动态电路形成的门结构简单，速度快，但对噪声更加敏感，设计工作比较复杂TJU.ASICCenter---ArnoldShi上拉和下拉网络VDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPUN与PDN是对偶的网络结构……PMOStransistorsonlypull-up:在VDD

和F之间提供一条通路F(In1,In2,…InN)=1NMOStransistorsonlypull-down:在F和GND之间提供一条通路F(In1,In2,…InN)=0TJU.ASICCenter---ArnoldShi关于PDN和PUN探讨一个MOS管可以看作由栅信号控制的开关PDN由NMOS构成；PUN由PMOS构成。因为NMOS产生“强0”而PMOS器件产生“强1”NMOS串联相当于“与”逻辑，PMOS串联相当于“或”逻辑；NMOS并联相当于“或”逻辑，PMOS并联相当于“与”逻辑根据DeMorgan定理，一个互补的CMOS结构的上拉网络和下拉网络构成对偶结构（dualnetworks）互补的门本质上是反相的，只能实现NAND、NOR、XNOR、NOT等功能，用单独一级实现非反相的布尔函数是不行的实现一个具有N个输入的逻辑门需要2N个晶体管TJU.ASICCenter---ArnoldShi阈值损失VDDVDD

0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGSTJU.ASICCenter---ArnoldShi构成PDNNMOS串联形成NAND功能NMOS并联形成NOR功能ABA•BABA+BTJU.ASICCenter---ArnoldShiCMOSNANDABA•BABABF001011101110ABTJU.ASICCenter---ArnoldShiCMOSNORABF001010100110A+BABABABTJU.ASICCenter---ArnoldShi互补CMOS复合门OUT=!(D+A•(B+C))DABCDABCTJU.ASICCenter---ArnoldShi标准单元的版图设计理念1980s信号布线通道VDDGND这个版图实现什么逻辑功能？TJU.ASICCenter---ArnoldShi标准单元设计-1990sM2没有布线通道VDDGNDM3VDDGNDMirroredCellMirroredCellTJU.ASICCenter---ArnoldShiStandardCellsAOutVDDGNDB2-inputNANDgateTJU.ASICCenter---ArnoldShi复合门的版图设计用棍棒图（StickDiagrams）表示，不含具体尺寸，只代表晶体管的相对位置TJU.ASICCenter---ArnoldShiOAI21LogicGraphCABX=!(C•(A+B))BACijjVDDXXiGNDABCPUNPDNABCTJU.ASICCenter---ArnoldShiOAI21的两种棍棒图ABCXVDDGNDXCABVDDGND此版图具有连续的扩散区TJU.ASICCenter---ArnoldShi一致的Euler路径jVDDXXiGNDABCABC为了形成一条连续的扩散区，必须能顺序地访问每一个晶体管，即一个器件的漏区同时是下一个器件的源区.即在电路中必须存在一条Euler路径Euler路径定义为通过途中所有节点并且只经过每一条边一次的路径为了在

PUN和PDN网络中栅的顺序相同，其Euler路径必须是一致的，即经过各晶体管顺序一致。TJU.ASICCenter---ArnoldShiEuler路径的识别(一)对于X=!(AB+CD)逻辑,首先画出电路图BADX=!(AB+CD)ADBCCVDDGNDmpqTJU.ASICCenter---ArnoldShiEuler路径的识别(二)对于X=!(AB+CD)逻辑,首先画出电路图然后根据电路图,PDN的逻辑图,标出各节点,用顶点代表网络节点,用边代表晶体管,每一条边用相应的晶体管的信号来命名;把PUN旋转90度,使与PDN形成对偶关系并重叠在一起,标出各节点GNDABCDXpqVDDXmTJU.ASICCenter---ArnoldShiEuler路径的识别(三)识别PDN的Euler路径，得到晶体管边的顺序按照相同的晶体管边的顺序，识别PUN的Euler路径，如果能找到相同的顺序，则版图可以用平行栅结构来实现Euler路径不是唯一的，可以有许多不同的解GNDABCDXpqXmVDDPDN的Euler顺序是ABCD，并且顶点的顺序是GND->p->X->q->GND可以按一致的Euler顺序ABCD描出PUN，顶点顺序是m->X->m->VDD->mTJU.ASICCenter---ArnoldShi根据Euler路径画出版图根据Euler顺序确定栅的排列顺序ABCD,画出4条平行栅，画出电源VDD和GND，画出P扩散区和N扩散区根据节点顺序，用金属导线连接起各扩散区XABCDVDDGNDPDN顺序:GND-(A)->p-(B)->

X-(C)->

q-(D)->

GNDPUN顺序:m-(A)->X-(B)->m-(C)->VDD-(D)->mTJU.ASICCenter---ArnoldShi练习:OAI22Euler路径CABX=!((A+B)•(C+D))BADCDVDDXXGNDABCPUNPDNDABCDTJU.ASICCenter---ArnoldShiOAI22的版图BADVDDGNDCX有时候,某些表达式没有一致的Euler路径,比如:x=!(a+bc+de)但是x=!(bc+a+de)可以有一致的Euler路径TJU.ASICCenter---ArnoldShiXNOR/XOR的实现ABABABABXNORXORABABABAB尝试用stick示意图画一下版图的实现结构每一种结构需要几个晶体管?TJU.ASICCenter---ArnoldShi静态CMOS的开关模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2TJU.ASICCenter---ArnoldShi复合门的VTC特性:与输入有关ABF=A•BABM1M2M3M4CintVGS1=VBVGS2=VA–VDS10.5/0.25NMOS0.75/0.25PMOS由于体效应的关系,M2比M1的阈值电压高VTn2=VTn0+((|2F|+Vint)-|2F|)VTn1=VTn0DDSSweakerPUNTJU.ASICCenter---ArnoldShi输入对延时的影响低至高过渡两个输入均变为低时延时为0.69*Rp/2*CL个输入变为低时延时为0.69*Rp*CL高至低过渡两个输入同时变为高延时为0.69*2Rn*CLCLBRnARpBRpARnCintTJU.ASICCenter---ArnoldShi电路仿真的结果A=B=10A=1,B=10A=10,B=1time[ps]Voltage(V)输入模式Delay(PSec)A=B=0167A=1,B=0164A=01,B=161A=B=1045A=1,B=1080A=10,B=181NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fFTJU.ASICCenter---ArnoldShi确定晶体管尺寸（TransistorSizing）

CLBRnARpBRpARnCintBRpARpARnBRnCLCint22221144因为PMOS器件的迁移率比NMOS迁移率低，所以尽可能避免PMOS器件堆叠，实现一般逻辑时，利用NAND比NOR实现更好TJU.ASICCenter---ArnoldShi复合门晶体管尺寸的计算OUT=D+A•(B+C)DABCDABC122244886366TJU.ASICCenter---ArnoldShi关于扇入的考虑DCBADCBACLC3C2C1

分布式RC延时模型

(Elmoredelay)tpHL=0.69Reqn(C1+2C2+3C3+4CL)传播延时在最坏情况下与扇入数的平方成正比，因此延时迅速加大。接近输出端处的电容影响较大TJU.ASICCenter---ArnoldShiNAND门的tp是Fan-In的函数tpLHtp(psec)fan-in扇入数大于4的时候，延时剧烈增加，因此必须避免tpHLquadraticlineartpTJU.ASICCenter---ArnoldShi几种门的tp与Fan-Out的关系tpNOR2tp(psec)等效fan-out所有的门都具有相同的驱动电流。tpNAND2tpINV斜率与“驱动强度”有关TJU.ASICCenter---ArnoldShitpasaFunctionofFan-InandFan-OutFan-in:quadraticduetoincreasingresistanceandcapacitanceFan-out:eachadditionalfan-outgateaddstwogatecapacitancestoCLtp=a1FI+a2FI2+a3FOTJU.ASICCenter---ArnoldShi高速大扇入复合门的设计技巧（一）调整晶体管尺寸只有当负载以fan-out电容为主时，才有效果。逐级加大晶体管尺寸InNCLC3C2C1In1In2In3M1M2M3MNM1>M2>M3>…>MN(距输出越近，晶体管尺寸越小)大约能减小20%的延时;但版图设计时比较困难，有时不得不拉开晶体管的距离，使内部电容增加，会抵消掉调整尺寸所得TJU.ASICCenter---ArnoldShi高速大扇入复合门的设计技巧（二）重排晶体管的顺序,关键路径靠近输出端C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcriticalpathcriticalpathcharged101chargedcharged1延时由CL,C1andC2全部放电时间决定延时仅由CL放电时间决定1101chargeddischargeddischargedTJU.ASICCenter---ArnoldShi高速大扇入复合门的设计技巧（三）重构逻辑结构F=ABCDEFGHTJU.ASICCenter---ArnoldShi高速大扇入复合门的设计技巧（四）在输出端与负载之间插入缓冲链CLCLTJU.ASICCenter---ArnoldShi高速大扇入复合门的设计技巧（四）减小电压摆幅延时可以线性减小同时能降低功耗但是下一级的门延时会更慢在接收端使用敏感量放大器来恢复电平（常用于存储器设计中）。tpHL

=0.69(3/4(CLVDD)/IDSATn

)=0.69(3/4(CLVswing)/IDSATn

)TJU.ASICCenter---ArnoldShiBufferExampleForgivenN:Ci+1/Ci=Ci/Ci-1TofindN:Ci+1/Ci~4Howtogeneralizethistoanylogicpath?CLInOut12N(inunitsoftinv)TJU.ASICCenter---ArnoldShi逻辑努力(LogicalEffort)tp

–本征延时

g–逻辑努力(kRunitCunit)f–等效扇出，定义为外部负载与输入电容的比p_复合门与反相器的本征延时的比值对反相器而言:ginv=1,pinv=1Divideeverythingbytinv(每一个都按反相器的延时tinv作单位来测量)g=1，自载系数.TJU.ASICCenter---ArnoldShi逻辑门的延时逻辑门延的时:d=h+peffort延时本征延时Effortdelay:h=gflogicaleffort等效扇出Logicaleffort表示一个门与一个反相器提供相同的输出电流时它所表现的输入电容比标准反相器尺寸大的程度，与结构和尺寸均有关等效扇出（electricaleffort）是负载门的尺寸的函数TJU.ASICCenter---ArnoldShi部分门的LogicalEffortg=1g=4/3g=5/3TJU.ASICCenter---ArnoldShi部分门的LogicalEffortFromSutherland,SproullTJU.ASICCenter---ArnoldShiLogicalEffortofGates扇出(h)

归一化的延时(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2TJU.ASICCenter---ArnoldShiLogicalEffortofGatesTJU.ASICCenter---ArnoldShi逻辑门的分支努力(BranchingEffort)TJU.ASICCenter---ArnoldShi逻辑门的门努力(GateEffort)路径分支努力B门努力h(Gateeffort)路径逻辑努力G(pathlogicaleffort)

总路径努力HTJU.ASICCenter---ArnoldShi多级电路TJU.ASICCenter---ArnoldShi举例：

8-inputANDTJU.ASICCenter---ArnoldShi逻辑努力的计算方法计算总路径努力:H=GBF找到最优的级数N~log4F计算每一级的逻辑努力f=F1/N根据级数计算每一级的路径用以下公式计算每一级的扇入和扇出:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort,Morgan-Kaufmann1999.TJU.ASICCenter---ArnoldShiExample:优化路径Effectivefanout,F=G=H=h=a=b=g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cTJU.ASICCenter---ArnoldShiExample:优化路径g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=125/9=13.9h=1.93a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59TJU.ASICCenter---ArnoldShiExample:OptimizePathEffectivefanout,H=5G=25/9F=125/9=13.9f=1.93a=1.93b=fa/g2=2.23c=fb/g3=5g4/f=2.59g1=1g2=5/3g3=5/3g4=1TJU.ASICCenter---ArnoldShi关于logicaleffort总结TJU.ASICCenter---ArnoldShi有比逻辑目的:与互补CMOS相比可以减少器件的数目TJU.ASICCenter---ArnoldShi有比逻辑VDDVSSPDNIn1In2In3FRLLoadResistive共N个晶体管+负载•VOH=VDD•VOL

=RPNRPN

+RL•不对称响应•有静态功耗••tpL=0.69RLCLTJU.ASICCenter---ArnoldShi有源负载TJU.ASICCenter---ArnoldShi伪NMOS逻辑较小的面积和（对驱动器的）负载效应，但有静态功耗类似于互补CMOSTJU.ASICCenter---ArnoldShi伪NMOS的VTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5在性能、功耗＋噪声容限之间综合考虑TJU.ASICCenter---ArnoldShi伪PMOS逻辑TJU.ASICCenter---ArnoldShi差分级联电压开关逻辑VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2DifferentialCascodeVoltageSwitchLogic(DCVSL)TJU.ASICCenter---ArnoldShiDCVSL特点静态逻辑：互补NMOS下拉管，交叉连接PMOS上拉管负载：仅一个PMOS管，具有伪NMOS优点差分型：同时要求正反输入，面积大，但在要求互补输出或两个下拉网络能共享时比较有利DCVSL比通常的CMOS逻辑慢（因Latch反馈作用有滞后现象，但在特定情况下很快，例如存储器纠错逻辑的XOR门）无静态功耗，但有较大的翻转过渡（Cross-over）电流TJU.ASICCenter---ArnoldShiDCVSLExampleBAABBBOutOutXOR-NXORgateTJU.ASICCenter---ArnoldShiDCVSL的瞬态响应00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,BTJU.ASICCenter---ArnoldShi传输管逻辑传输管逻辑实现的AND门，需要较少的晶体管实现给定的功能BBAF

=AB0TJU.ASICCenter---ArnoldShiN型器件充电一个节点的响应00.511.520.01.02.03.0Time[ns]Voltage

[V]xOutInTJU.ASICCenter---ArnoldShiNMOS开关A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn阈值电压损失引起下一级逻辑门的静态功耗VB并不上拉至2.5V,而是2.5V-VTNNMOS的阈值由于体效应而变高TJU.ASICCenter---ArnoldShiNMOS开关解决方法1:电平恢复晶体管M2M1MnMrOutABVDDVDDLevelRestorerX优点:X处（高）电平恢复至全摆幅缺点：恢复晶体管附加了电容，在X处取电流有比（逻辑）问题，关断时有竞争TJU.ASICCenter---ArnoldShi电平恢复晶体管尺寸的确定01002003004005000.01.02.0W/Lr=1.0/0.25W/Lr=1.25/0.25W/Lr=1.50/0.25W/Lr=1.75/0.25Voltage[V]Time[ps]3.0电平恢复晶体管尺寸的上限注意传输晶体管下拉电路可能会有几个晶体管堆叠在一起TJU.ASICCenter---ArnoldShi办法2：采用零阈值管消除阈值损失OutVDDVDD2.5VVDD0V2.5V0V传输门晶体管的VT=0但要注意漏电电流TJU.AS