数电课程设计好的

1数字电子钟设计目的2设计任务和要求3设计方案的选择与论证4电路设计计算与分析5元器件明细表数字电子钟课程设计（1）掌握数字钟的设计（2）熟悉集成电路的使用方法

1数字电子钟设计目的（1）显示时、分、秒。（2）可以24小时制或12小时制。（3）具有校时功能，分别对小时和分钟单独校时，对分钟校时的时候，最大分钟不向小时进位。校时时钟源可以手动输入或借用电路中的时钟。（4）具有闹钟功能，蜂鸣器持续响一分钟。（5）为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。2设计任务和要求（1）数字电子钟由信号发生器、“时、分、秒”计数器及显示器、校时电路、闹钟电路等组成。（2）秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。（3）“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。3设计方案的选择与论证（4）“时计数器”采用24进制计数器，可以实现一天24h的累计。（5）“时、分、秒”计数器的输出状态通过六位LED数码管显示出来。（6）闹钟电路是用比较器将所定的时间和时钟的时间进行比较当两时间相等时输出高电平，然后驱动蜂鸣器发出声音。（7）校时电路是来对“时、分、秒”显示数字进行校对调整。3设计方案的选择与论证3设计方案的选择与论证图3.1数字电子钟系统框图数字电子钟系统框图如下:3.1)时间脉冲产生电路3设计方案的选择与论证振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。

由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。

石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。通常选用石英晶体构成振荡器电路。3.1)时间脉冲产生电路3设计方案的选择与论证

一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。1）采用多级2进制计数器来实现。将32767Ｈz的振荡信号分频为１ＨZ的分频倍数为32767，即实现该分频功能的计数器相当于１5级2进制计数器。2）采用CD4040等来构成分频电路。CD4040在数字集成电路中可实现的分频次数达到12次，为12级2进制计数器，可以将32768HZ的信号分频为8HZ。由两片就可以将脉冲分为1HZ的秒信号了。本设计为了得到稳定的脉冲选用了石英晶体振荡器，为了简化电路分频选用了CD4040。3.2)数码显示电路3设计方案的选择与论证数码显示电路是将数字钟和计时状态直观清晰地反映出来，被人们的视觉器官所接受。显示器件选用LED七段数码管，显示出清晰、直观的数字符号。abfcgdeDPY[LEDgn]1234567abcdefg3.3)时、分、秒计数器3设计方案的论证

根据60秒为1分、60分为1小时、24小时为1天的计数周期，分别组成两个六十进制（秒、分）、一个二十四进制（时）的计数器。将这些计数器适当地连接，就构成秒、分、时的计数，实现计时功能。

本设计采用4位二进制同步计数器74LS160，同步置数端Load,当置数端有效时,计数器立即将预置好的数传送到输出端，计数使端ENp=ENt=1,计数器计数。1、秒计数电路由两位计数芯片构成,个位10进制计数,十位6进制计数，当个位计数器计到1010(十进制10)时,计数器立即清零。将个位进位输出接至十位使能端ENp和ENt，当个位计数器计到1001（十进制9）时，产生一个进位信号，使十位计数器累加3.3)时、分、秒计数器3设计方案的选择与论证2、分计数电路也可以由两位计数芯片构成。具体的做法同秒钟相同，只是将十位的进位信号接至时计数电路的使端。3、时计数电路是由两个74LS160构成的24进制计数器。将个位的QA、QB和十位QB通过一个与非门接至置数端LOAD,这样当计数到00100011（十进制23）后，下一个CP到来时，十位和个位同时置数。3.4)校时电路3设计方案的选择与论证

实际的数字钟表电路由于秒信号的精确性不可能做到完全（绝对）准确无误，数字钟总会产生走时误差的现象。因此，电路中就应该有校准时间功能的电路。

本设计校时电路是将各个位上的使能端引出接一个单刀双掷开关，一端（1端）接低位的进位信号，另一端（2端）接校时电路。校正某位上的时间时，可以将相应位的开关接到2端，通过拨动校时电路就能实现校时功能。3.5)上、下午显示电路3设计方案的选择与论证

一般时钟都应具备上、下午显示区分电路功能，即用指示灯的亮灭来区分上午下午，以示提醒。

根据要求，电路应在整点十二时到十七时为下午，即指示灯亮的时间，此外其他时间都处于熄灭状态。3.5)上、下午显示电路3设计方案的选择与论证

一般时钟都应具备闹钟电路功能，即在设定的时间内响铃，以示提醒。其作用方式是利用蜂鸣器实现响铃。根据要求，此闹钟设计只对时和分，无法对秒进行设计，电路应在走到设定的时间时响铃，持续一分钟。3设计方案的选择与论证

3.5)上、下午显示电路取小时的十位上160芯片上的端口QA=D,小时的个位上的芯片160的端口QA=AQB=B,QC=C,列出真值表如下：Y=(A'C+A'B)D3.5)闹钟电路3设计方案的选择与论证

闹钟电路是利用四个数值比较器74LS85和十六个单刀双置开关组成，利用十六个单刀双置开关来设置闹铃时间，将输入的闹铃时间信号通过四个数值比较器与时钟行走的时间进行比较，将四个数值比较器的输出端通过四个端口的与门接到蜂鸣器上。当十六个开关设定的单刀双置开关设置的时间与时钟行走的时间相同时，四个数值比较器的输出相与为高电平，进而驱动蜂鸣器发出声响，以达到闹铃效果。否则，就无法驱动蜂鸣器发出声响。以此设计实现闹铃效果。3设计方案的选择与论证3.5)闹钟电路4.1)秒信号电路单元设计4电路设计计算与分析图4.1秒信号电路图（1）晶体振荡器电路晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。4.1)秒信号电路单元设计4电路设计计算与分析晶体振荡器的作用是产生时间标准信号。数字钟的精度，主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。也可采用由门电路或555定时器构成的多谐振荡器作为时间标准信号源振荡器是数字钟的心脏，它是产生时间标准“秒”信号的电路。为了制作简便，在精度要求不高的条件下，本系统中的振荡电路选用555定时器构成的多谐振荡器，多谐振荡器的振荡频率可由公式估算。

4.2)时、分、秒计数器4电路设计计算与分析

数字钟的计数电路用两个六十进制计数电路和24进制计数电路实现的。

数字钟的计数电路的设计可以用反馈置数法。当计数器正常计数时，反馈门不起作用，只有当进位脉冲到来时，反馈信号将计数电路置数，实现相应模的循环计数。

60进制，当计数器从00，01，02，……，59计数时，反馈门不起作用，当第60个秒脉冲到来时，反馈信号随即将计数电路置数，实现模为60的循环计数。4.2)时、分、秒计数器4电路设计计算与分析

本实验采取了74LS160用两块芯片进行级联来产生60进制和24进制。秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS160构成。

74LS160是4位二进制同步加法计数器，除了有二进制加法计数功能外，还具有异步清零、同步并行置数、保持等功能。CR是异步清零端，LD是预置数控制端，D0，D1，D2，D3是预置数据输人端，P和T是计数使能端，C是进位输出端，它的设置为多片集成计数器的级联提供了方便。4.2)时、分、秒计数器4电路设计计算与分析

当CR＝LD＝P＝T＝1时，74LS160处于计数状态，电路从0000状态开始，连续输入10个计数脉冲后，电路将从1001状态返回到0000状态。

当计数触发器为1001时，进位输出为1，否则为零。4.2)时、分、秒计数器4电路设计计算与分析（1）六十进制计数器图4.2六十进制计数功能电路图4.2)时、分、秒计数器4电路设计计算与分析秒计数电路是由两位计数芯片74LS160构成的六十进制计数器。

1）秒个位是10进制计数器,无需进制转换，只需将进位输出C接至十位的使能端ENp和Ent。

2）秒十位计数单元为6进制计数器，需要进制转换，10进制计数器转换为6进制计数器的电路连接，需要将QA和QC通过一个与非门接至置数端LOAD。

3）个位计数器计到1010(十进制10)时由于74LS160是十进制计数器，所以自动清零。当个位计数器计到1001（十进制9）时，会产生一个进位信号，使十位计数器累加，从而构成60进制计数器。4.2)时、分、秒计数器4电路设计计算与分析

4）函数发生器产生的脉冲输入至芯片74LS160，即从00开始计时，到59后，若再来脉冲则整体置数，变为00，重新开始计时。

分计数电路与秒钟相同，只是将十位的进位信号接至时计数电路的CP端。4.2)时、分、秒计数器4电路设计计算与分析（2）二十四进制计数器图4.3二十四进制计数功能电路图4.2)时、分、秒计数器4电路设计计算与分析时计数器和分计数器大同小异，时计数电路由两位计数芯片74LS160构成的二十四进制计数器，将一片74LS160设计成4进制加法计数器，另一片设置2进制加法计数器。

个位计数状态为QDQCQBQA=0011，十位计数状态为QDQCQBQA=0010时，要求计数器归零。4.2)时、分、秒计数器4电路设计计算与分析

将个位QA、QB和十位QB通过一个与非门接至个位、十位计数器的置数端LOAD，平时通过与非门输出地信号为高电平，当计数到00100011（十进制23）后，下一个CP，输出地信号为低电平，十位和个位同时清零，从而构成24进制计数器。

函数发生器产生的脉冲输入至芯片74LS160，即从00开始计时，到23后，若再来脉冲则整体置数，变为00，重新开始计时。4.2)时、分、秒计数器4电路设计计算与分析（3）秒、分、时之间的进位电路图4.4秒、分、时之间的进位电路4.2)时、分、秒计数器4电路设计计算与分析

秒、分、时之间的进位电路电路实现了秒位向分位，分位向时位之间的进位输入，将秒、分、时之间有效的联系起来。

当秒计数为60时需要向分个位进位输出，芯片74LS160为下降沿有效，当秒十位QA、QC通过一个与非门接至分个位的进位输入端，当秒十位变为0101时，通过与非门的信号由1变为了0，给分个位一个进位输入，同时秒十位也置0。

同样，当分计数器为60时分十位QC、QA通过一个与非门接至时个位的进位输入端，当分十位变为0101时，通过与非门的信号由1变为了0，给分个位一个进位输入，同时分十位也置0。4.3)显示电路4电路设计计算与分析

计数器实现了对时间的累计以8421BCD码形式输出，显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，从而变成相应的数字。

74LS138是BCD-7段译码器/驱动器，输出高电平有效，用于驱动LED七段共阴极显示数码管。

将“秒”、“分”、“时”计数器的每位输出经过译码电路后再分别接到相应七段译码器的输入端，便可进行不同数字的显示。4.4)校时电路4电路设计计算与分析

校时电路是数字钟不可缺少的部分，当数字钟与实际时间不符时，需要根据标准时间进行校时。

J4是时校正开关。不校正时，J4开关是连接上面的，即连接正常计数。当校正时位时，首先截断正常的计数通路，然后再进行人工出触发计数加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。4.4)校时电路4电路设计计算与分析

根据要求，数字钟应具有分校正和时校正功能，因此，校“时”时，断开“秒”和“分”的进位脉冲输入，校正“分”和校正“时”类似。并采用正常计时信号与校正信号可以随时切换的电路接入其中。

需要把J4开关拨至下面，即接通校时电路，然后用手拨动J4开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把J1开关拨至上面，即正常计数。

上图利用RS触发器消除机械开关振动的影响。4.4)校时电路4电路设计计算与分析图4.6校时电路4.5)闹钟电路4电路设计计算与分析

一般时钟都应具备闹钟电路功能，即在设定的时间内响铃，以示提醒。其作用方式是利用蜂鸣器实现响铃。根据要求，此闹钟设计只对时和分，无法对秒进行设计，电路应在走到设定的时间时响铃，持续一分钟。4.5)闹钟电路4电路设计计算与分析

闹钟电路是利用四个数值比较器74LS85和十六个单刀双置开关组成，利用十六个单刀双置开关来设置闹铃时间，将输入的闹铃时间信号通过四个数值比较器与时钟行走的时间进行比较，将四个数值比较器的输出端通过四个端口的与门接到蜂鸣器上。当十六个开关设定的单刀双置开关设置的时间与时钟行走的时间相同时，四个数值比较器的输出相与为高电平，进而驱动蜂鸣器发出声响，以达到闹铃效果。否则，就无法驱动蜂鸣器发出声响。以此设计实现闹铃效果。4电路设计计算与分析4.5)闹钟电路5电子钟总图设计5元器件明细表蜂鸣器

1个计数器74LS1606个与非门74LS08D

1个与非门74LS201个电阻1KΩ