片上多核处理器架构

片上多核处理器架构第1页，共25页，2023年，2月20日，星期日提纲2第2页，共25页，2023年，2月20日，星期日片上多核处理器IBM2001，双核RISC处理器Power42006，Cell处理器HP2004，PA-RISC8800双核处理器SUN2004，UltraSPARCIV双核处理器AMD2005，Opteron(酷龙，服务器和工作站)2005，Athlon64X2双核系列(速龙，台式机)2007，Barcelona四核(巴塞罗那)INTEL2006，Woodcrest(Xeon5100)2006，Clovertown四核3第3页，共25页，2023年，2月20日，星期日发展趋势提高处理器性能提高主频更多核心主频的提高带来功耗的提高，传统的体系结构技术已面临瓶颈，纷纷转向多线程和多内核。4第4页，共25页，2023年，2月20日，星期日片上多核处理器体系结构CMP(ChipMulti-Processor)将多个计算内核集成在一个处理器芯片中，从而提高计算能力同构多核Intel，AMD异构多核Cell(主处理核+协处理核)5第5页，共25页，2023年，2月20日，星期日核间通信硬件结构必须支持核间通信CMP处理器各核心执行的程序之间需要进行数据共享和同步高效的通信机制是CMP处理器高性能的重要保障主流片上高效通信机制基于总线共享的cache结构基于片上的互连结构6第6页，共25页，2023年，2月20日，星期日总线共享cache结构每个CPU内核拥有共享的二级或三级cache(lastlevelcache)，用于保存比较常用的数据，并通过连接核心的总线进行通信。优点结构简单通信速度高缺点基于总线的结构可扩展性较差7第7页，共25页，2023年，2月20日，星期日基于片上互连的结构每个CPU核心具有独立的处理单元和cache，各个核心通过交叉开关或片上网络等方式连接在一起，各个核心间通过消息通信。优点可扩展性好数据带宽有保证缺点硬件结构复杂软件改动较大8第8页，共25页，2023年，2月20日，星期日如何有效地利用多核技术？现状客户端应用程序开发者多年来一直停留在单线程世界，生产“顺序软件”。多核时代到来后软件开发者必须找出新的开发软件的方法，选择程序执行模型。9第9页，共25页，2023年，2月20日，星期日程序执行模型编译器设计人员与系统实现人员之间的接口编译器设计人员将一种高级语言程序按一种程序执行模型转换成一种目标机器语言程序系统实现人员该程序执行模型在具体目标机器上的有效实现程序执行模型的适用性决定多核处理器能否以最低的代价提供最高的性能10第10页，共25页，2023年，2月20日，星期日IntelCore微架构11第11页，共25页，2023年，2月20日，星期日Intel双核12第12页，共25页，2023年，2月20日，星期日IntelConroe13第13页，共25页，2023年，2月20日，星期日IntelCore微架构14第14页，共25页，2023年，2月20日，星期日Intel四核15第15页，共25页，2023年，2月20日，星期日Intel四核16第16页，共25页，2023年，2月20日，星期日AMD双核17第17页，共25页，2023年，2月20日，星期日AMD四核酷龙LargesharedL3cachesharesdatabetweencoresefficientlywhilehelpingreducelatencytomainmemoryDedicatedL1andL2cachepercorehelpsperformanceofvirtualizedenvironmentsandlargedatabasesbyreducingcachepollutionassociatedwithasharedL2cacheTheL1cacheofAMDOpteronprocessorscanhandledoublethenumberofloadspercycleasSecond-GenerationAMDOpteronprocessorstohelpkeepCPUcoresbusy18第18页，共25页，2023年，2月20日，星期日Cell处理器架构19第19页，共25页，2023年，2月20日，星期日Tile6420第20页，共25页，2023年，2月20日，星期日TILE64™ProcessorBlockDiagram21第21页，共25页，2023年，2月20日，星期日Tile64™ProcessorFamilyTheTILE64™familyofmulticoreprocessorsdeliversimmensecomputeperformancetodrivethelatestgenerationofembeddedapplications.Thisrevolutionaryprocessorfeatures64identicalprocessorcores(tiles)interconnectedwithTilera’siMesh™on-chipnetwork.Eachtileisacompletefull-featuredprocessor,includingintegratedL1&L2cacheandanon-blockingswitchthatconnectsthetileintothemesh.Thismeansthateachtilecanindependentlyrunafulloperatingsystem,ormultipletilestakentogethercanrunamulti-processingoperatingsystemlikeSMPLinux.TheTILE64™processorfamilyslashesboardrealestateandsystemcostbyintegratingacompletesetofmemoryandI/Ocontrollers,thuseliminatingtheneedforanexternalNorthBridgeorSouthBridge.Itdeliversscalableperformance,powerefficiencyandlowprocessinglatencyinanextremelycompactfootprint.WithastandardANSICprogrammingenvironment,developerscanleveragetheirexistingsoftwareinvestmentaswellasutilizethevastbodyofOpenSourcecodeavailable.Tilescanbegroupedintoclusterstoapplytheappropriateamountofhorsepowertoeachapplication.SincemultipleoperatingsysteminstancescanberunontheTILE64™simultaneously,itcanreplacemultipleCPUsubsystemsforboththedataplaneandcontrolplane.22第22页，共25页，2023年，2月20日，星期日FeaturesofTile64•8X8gridofidentical,generalpurposeprocessorcores(tiles)

•3-wayVLIWpipelineforinstructionlevelparallelism

•5Mbytesofon-chipCache

•192billionoperationsperse