数字及控制类的PCBEMC设计

数字及控制类的PCBEMC设计2024/3/27数字及控制类的PCBEMC设计前言EMC设计流程已经启动；针对EMC设计流程大家共同讨论制定了五个CHECKLIST：《数字控制类产品EMC设计checklist》，《功率系统EMC设计checklist》，《功率模块的EMC设计查检表》，《PCB的EMC设计checklist》，《结构EMC设计checklist》，在以后产品设计中，将会依据这些CHECKLIST进行评审；本培训胶片针对《PCB的EMC设计CHECKLIST》完成的《数字及控制类PCBEMC设计》，对PCBEMC设计提供一些指导。数字及控制类的PCBEMC设计主要内容一、层设置二、布局三、布线四、双面板数字及控制类的PCBEMC设计回顾两个内容差模辐射共模辐射数字及控制类的PCBEMC设计回顾两个内容差模辐射共模辐射其中,E=有效辐射场（V/m)A=环面积（cm2)f=频率（MHz)Is=源电流（mA）l=走线或线缆的长度（m)r=辐射部件到接受天线的距离（m)数字及控制类的PCBEMC设计层设置层数设置是否合理控制板层数多少是否考虑器件密度、层间结构、最密器件及5-5原则电源和地的总层数等于信号层数功率板层数多少是否考虑器件密度、功率线流向顺畅、功率密度。层设置及电源、地参考平面关键布线层是否与地平面相邻，优选两地平面之间对于没有加强绝缘要求的单板，电源和地层层间距≤10mil电源、地平面分割处理是否适当（分割间距≥100mil）电源平面是否相对相邻地平面内缩至少20H布线层投影区是否在相邻平面层的投影区域之内过孔、焊盘等导致的参考平面缝隙长度是否≤500mil6层单板TOP、BOTTOM层是否无≥50MHZ的关键信号布线，否则采用GUARDLINE方式板级工作频率≥50MHZ的单板若第二层、倒数第二层为布线层，则TOP、BOTTOM层是否铺接地铜箔单板主要工作电源平面是否与对应地平面相邻主要元件面的相邻平面是否为地平面层的设置是否满足阻抗控制要求，兼顾层压结构对称数字及控制类的PCBEMC设计层数设置是否合理控制板层数多少是否考虑器件密度、层间结构、最密器件及5-5原则；单板器件的密度是决定层数的条件之一；5-5原则是EMC理论中决定层数的条件之一；所谓5-5原则，也即频率大于5MHz，沿速率小于5ns的信号为高速信号，要求必须有完整地平面，布线时应尽量地层；层间结构决定层数，在实际应用往往都由层数决定层间结构，而非层间结构决定层数；此单板密度非常大，必须要有四层走线。因此要采用八层板。数字及控制类的PCBEMC设计层数设置是否合理最密的器件也是决定层数的条件之一；如BGA封装的芯片，管脚非常密集，本身就要求了最多的走线层数；在实际操作中，通常最密的器件为CPU，要求的布线层相对于其他器件要多。在实际的应用中，成本也是决定单板层数的要因之一。又由于有成本的要求，不可能整个单板都采用同样多的层数，所以经常会把CPU升起来，做成CPU扣板；BGA封装CPU。数字及控制类的PCBEMC设计层数设置是否合理电源和地的总层数等于信号层数；电源平面紧临地平面；元件面紧临地平面；信号层紧临平面层；所以：通常四层板有2个走线层，通常选择S/G/P/S层间结构；通常六层板有3个走线层，通常选择S/G/S/P/G/S层间结构；增加PCB层数，增加地层，有利于改善PCB的EMC性能，经验值，每增加两个平面层，EMI改善10dB；数字及控制类的PCBEMC设计层数设置是否合理功率板层数多少是否考虑器件密度、功率线流向顺畅、功率密度与功率模块有关，在此不再赘述。数字及控制类的PCBEMC设计

层设置及电源、地参考平面关键布线层应与地平面相邻，优选两地平面之间；目的是给信号提供回流。信号总是从阻抗最小的路径回流；电阻：直流状态下Trace对电流呈现的阻抗；阻抗：交流状态下Trace对电流呈现的阻抗；随着频率的升高，Trace阻抗远大于直流电阻。f<1kHz--R1kHz<f<10kHz--R+Lf>10kHz--L数字及控制类的PCBEMC设计层设置及电源、地参考平面与地平面相邻的信号层通过地平面回流具有最低的回路阻抗，回路面积最小，产生的发射也最小；与单个地平面相邻的走线为微带线；两个地层间的信号线为带状线结构；数字及控制类的PCBEMC设计层设置及电源、地参考平面对于没有加强绝缘要求的单板，电源和地层层间距≤10mil电源和地平面，构成一个天然的电容，平面电容ESR很小，没有ESL，接近理想电容；平面电容与平面间距成反比，距离越小，电容越大，去耦效果越好；理想电容的阻抗特性曲线。平面间电容的计算公式。数字及控制类的PCBEMC设计层设置及电源、地参考平面电源平面是否相对相邻地平面内缩至少20H；可有效降低电源平面引起的共模发射；所谓H，为电源平面与地平面之间的间距；数字及控制类的PCBEMC设计层设置及电源、地参考平面电源、地平面分割处理是否适当（分割间距≥100mil）；电源、地平面的分割是为了隔离共模噪声；当隔离带很小的时候噪声会通过平面之间的电容进行耦合，不能起到共模隔离的作用；

如图左，原辅助源MOS管与GND的间隔只有25mil，导致辐射在90-300MHz频段内超标，在进场定位时发现，将散热铜皮割掉，加大分割距离，可使超标频段改善15dB左右，更改后如图右，分割间距为145mil。数字及控制类的PCBEMC设计层设置及电源、地参考平面布线层投影区是否在相邻平面层的投影区域之内对于高频信号，信号是从对应平面层来回流的；当走线层投影不在相邻平面层的投影之内时，信号的回流路径不确定，会从一个较大的回流面积来回流，造成辐射较大；

数字及控制类的PCBEMC设计层设置及电源、地参考平面信号与信号回流，电流大小相等，方向相反，因此在远场相互抵消；因此辐射强度只与环路面积相关；直接从相邻的平面回流，保证了最小的环路面积；数字及控制类的PCBEMC设计层设置及电源、地参考平面在实际应用中，存在很多信号线走线不在地平面投影内的情况；数字及控制类的PCBEMC设计层设置及电源、地参考平面过孔、焊盘等导致的参考平面缝隙长度是否≤500mil（1.25cm）；信号回流路径被切断，将会找一个更大的回流路径来回流；回路面积过大，差模辐射正比增加；需要重点关注的器件：连接器、BGA封装的芯片；

数字及控制类的PCBEMC设计层设置及电源、地参考平面网状结构布线导致平面层较大缝隙；数字及控制类的PCBEMC设计层设置及电源、地参考平面铺平面铜皮时，antipads设置减小，应小于6mil，最小可设4mil；下图中处理办法较好：数字及控制类的PCBEMC设计层设置及电源、地参考平面将antipads设置减小，同时调整过孔位置，使过孔间的距离满足3W要求；下图处理方法最优：数字及控制类的PCBEMC设计层设置及电源、地参考平面6层单板TOP、BOTTOM层是否无≥50MHZ的关键信号布线，否则采用GUARDLINE方式频率越高，从周期脉冲的辐射频谱来看，产生较强辐射的频谱范围更宽；越高频率的信号，越容易引起辐射；因为波长越小，越容易存在合适的天线；

数字及控制类的PCBEMC设计层设置及电源、地参考平面大于50MHz的信号，因为较容易发射问题，所以尽可能不走表层，而采用内层走线；如必须走表层，在采用GuardLine方式，且在地线上多打过孔，减小GuardLine阻抗；数字及控制类的PCBEMC设计层设置及电源、地参考平面在走线层铺地，可以起到GUARDLINE的作用，如左图；表层时钟走线的GUARDLINE处理方式；数字及控制类的PCBEMC设计层设置及电源、地参考平面板级工作频率≥50MHZ的单板若第二层、倒数第二层为布线层，则TOP、BOTTOM层是否铺接地铜箔方式如第二层、倒数第二层为走线层，而TOP层、BOTTOM层又为元件面，这样就存在两层相邻走线层；而同时，表层的元件没有紧临平面层，也会存在接地阻抗较大，环路大，去耦差的问题；这时，不仅TOP层、BOTTOM层需要在空闲地方铺接地铜箔，第二层、倒数第二层也需要在空闲地方铺接地铜箔；

数字及控制类的PCBEMC设计层设置及电源、地参考平面单板主要工作电源平面是否与对应地平面相邻；主要电源平面与地平面相邻，可以减小电源和地之间的阻抗，增加去耦，并减小环路面积；对于不能铺平面的电源，应电源和地并行走线，或叠层走线，优选叠层走线；

数字及控制类的PCBEMC设计层设置及电源、地参考平面主要元件面的相邻平面是否为地平面表层布线需要第2层地为参考面；器件封装内为开关器件，是di/dt、dv/dt的源头，应靠近地平面，减小环路，且减小阻抗；数字及控制类的PCBEMC设计层设置及电源、地参考平面层的设置是否满足阻抗控制要求，兼顾层压结构对称；对于特定的信号接口，会有阻抗要求；网口的差分阻抗100欧姆，共模阻抗75欧姆；同轴E1的阻抗75欧姆；平衡E1的阻抗120欧姆。对于高速信号，在PCB上的走线分为微带线和带状线，都是传输线结构，因此当沿速率小于传输延迟时，要考虑阻抗匹配问题，要保持在整个走线过程中阻抗保持不变；数字及控制类的PCBEMC设计层设置及电源、地参考平面当信号在传输的过程中，遇到高阻，会发射一个正电压；当信号在传输的过程中，遇到低阻，会发射一个负电压；因此要保证信号在传输过程中的阻抗一致；数字及控制类的PCBEMC设计层设置及电源、地参考平面从一个六层板的PCB文件中读到的层间结构信息，可以看出三个走线层的阻抗是不一致的；数字及控制类的PCBEMC设计层设置及电源、地参考平面调整中间走线层的铜厚，走线宽度，以及与相邻两个平面的间距，使三个走线层的阻抗基本保持一致；数字及控制类的PCBEMC设计层设置及电源、地参考平面层的设置是否满足阻抗控制要求，兼顾层压结构对称；层压结构对称主要从工艺角度来考虑，避免单板出现翘曲，变形；平面层处于对称的位置；以八层板说明层压结构对称；数字及控制类的PCBEMC设计布局接口信号的滤波、防护和隔离等器件是否尽量靠近接口连接器放置，先防护，后滤波；电源模块、滤波器、电源防护器件是否靠近电源的入口放置，尽可能保证电源的输入线最短，电源的输入输出分开，走线互不交叉；敏感器件及电路是否远离辐射源放置；敏感信号的滤波电容要放近接收端；晶体、晶振、强辐射器件或敏感器件是否距单板拉手条、端口连接器的边缘≥1000mil；滤波电容是否靠近IC的电源管脚放置；时钟电路是否靠近负载；整体布局是否参照原理功能框图，基于信号流布局，各功能模块电路分开放置；多种模块电路在同一PCB上放置时，数字电路与模拟电路、高速电路与低速电路是否分开布局；多种模块电路在同一PCB上放置时，敏感电路与干扰源电路是否分开布局；Y电容所在位置优先考虑接地孔放置；高速电路靠近相应的板边连接器放置时，高、中、低速电路距板边连接器是否由近及远依次排布；除光耦、磁珠、隔离变压器、A/D、D/A等器件外，其它器件是否未跨分割区；对于同一差分线对上的滤波器件是否同层、就近、并行、对称放置；数字及控制类的PCBEMC设计布局接口信号的滤波、防护和隔离等器件是否尽量靠近接口连接器放置，先防护，后滤波；防护器件最靠近端口，防止滤波元件以及后级电路被损坏；滤波器件要尽量靠近接口放置，防止经过滤波的走线再次耦合噪声；隔离器件靠近接口放置，也是为了保证隔离器件的共模隔离作用；

数字及控制类的PCBEMC设计布局注意滤波器件的摆放位置；

数字及控制类的PCBEMC设计布局对于滤波器件可以耐受的防护等级，滤波器件可以放置在防护器件之前；在原理图EMC设计CHECKLIST中，我们曾经提到，当防护器件很多，导致滤波器件远离接口的情况下，可以在接口处增加Y电容，这时，Y电容可以放置在放电管之前，尽量靠近接口，且Y电容可以耐受防护等级要求的电压；数字及控制类的PCBEMC设计布局敏感器件及电路是否远离辐射源放置；数字类辐射源：如晶振、晶体、CPU、SDRAM、FLASH；接触类辐射源：如继电器、交流接触器；电源模拟类辐射源：变压器、PWM、整流二极管、MOS管等；敏感器件：模拟电路，mV和mA级采样电路，视音频模拟电路等；隔离距离要大于2000mil。数字及控制类的PCBEMC设计布局敏感信号的滤波电容要放近接收端。敏感信号如复位信号，要在信号上增加滤波电容，这个电容一定要靠近芯片放置，保证敏感信号不受干扰；下图中的PLC模块，在交流接触器动作时会导致模块复位。但是该复位信号也有滤波电容，但是滤波电容距离模块很远，所以经过滤波后的这一段走线会再次耦合噪声，从而导致模块复位。数字及控制类的PCBEMC设计布局

晶体、晶振、强辐射器件或敏感器件是否距单板拉手条、端口连接器的边缘≥1000mil强辐射器件靠近接口，可以使辐射直接耦合到连接器上，从而使端口滤波器件失去作用，导致传导和辐射测试超标；共模发射和差模发射都是和距离成反比的。在KeithArmstrong的培训中要求隔离距离为2000mil。数字及控制类的PCBEMC设计布局滤波电容是否靠近IC的电源管脚放置；靠近芯片电源管脚放置可以尽可能减小电容的引线电感；芯片电感对电容的性能有很大的影响，与电容形成了一个串联谐振电路；引线电感越小，电容性能越好；滤波电容为芯片提供高频电流； 并且环路越小，发射越小。数字及控制类的PCBEMC设计布局实际布局中，BGA封装的芯片的去耦电容摆放，每个电源管脚一个去耦电容；如果两个电源管脚紧靠在一起，可以共用一个去耦电容；数字及控制类的PCBEMC设计布局时钟电路是否靠近负载；时钟为强辐射信号，靠近负载可以避免时钟走线穿越其他器件和走线，引起干扰；时钟线通常都是高速率信号，往往存在信号完整性问题，走线短，可以避免产生反射、过冲等，继而引发发射问题。晶体晶振数字及控制类的PCBEMC设计布局整体布局是否参照原理功能框图，基于信号流布局，各功能模块电路分开放置；基于信号流布局，可以避免各部分交叉，避免串扰；基于信号流布局，对走线以及电源、地的分割都有好处；基于信号流布局，可以使各部分电路器件和走线都能在对应的地平面投影内，保证最小环路面积。数字及控制类的PCBEMC设计布局

多种模块电路在同一PCB上放置时，数字电路与模拟电路、高速电路与低速电路是否分开布局；数字电路和模拟电路相比较，数字电路为强辐射电路，模拟电路为敏感电路；高速电路和低速电路相比较，高速电路为强辐射电路，低速电路为敏感电路；分开布局，避免强辐射电路对敏感电路的干扰，避免敏感电路受到干扰；数字及控制类的PCBEMC设计布局多种模块电路分开布局；数字及控制类的PCBEMC设计布局多种模块电路在同一PCB上放置时，敏感电路与干扰源电路是否分开布局；高速电路靠近相应的板边连接器放置时，高、中、低速电路距板边连接器是否由近及远依次排布；同上。数字及控制类的PCBEMC设计布局Y电容所在位置优先考虑接地孔放置；Y电容的滤波效果，直接取决于引线电感是否很小，如果引线电感很大，Y电容根本就没有任何作用；Y电容一定就近接接地孔；当无法就近接接地孔，而是需要拉长线接地时，建议直接去掉Y电容；数字及控制类的PCBEMC设计布局除光耦、磁珠、隔离变压器、A/D、D/A等器件外，其它器件是否未跨分割区；光耦、磁珠、变压器、共模电感都有很好的共模隔离效果，都放置在隔离带上，如果有其他器件也放置在了隔离带上，则会破坏这些器件的隔离效果；A/D、D/A器件放置在隔离带上，是因为模拟部分容易受干扰，而不是共模隔离作用，与上述器件不同，通常不会放置在同一个隔离带上。隔离变压器隔离可以达到100dB光耦隔离效果可以达到60-80dB共模电感的共模隔离效果可以达到80-100dB磁珠的频率特性曲线通常用阻抗来表示。数字及控制类的PCBEMC设计层设置及电源、地参考平面放置在电源、地平面隔离带的器件有：继电器、光耦、磁珠、隔离变压器，处理方法见下；

继电器磁珠光耦隔离变压器数字及控制类的PCBEMC设计布局对于同一差分线对上的滤波器件是否同层、就近、并行、对称放置；差分信号就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”；由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消。耦合的越紧密，互相抵消的磁力线就越多，泄放到外界的电磁能量越少。因此差分布线要求为：同层、平行、等长、相邻；相对应的一对差分器件也要求同层、就近、并行、对称放置。点亮网络为差分线走线示例数字及控制类的PCBEMC设计布线电源、地的布线处理电源与对应地构成的回路面积最小共用一个电源、地过孔的管脚数目≤4屏蔽地线接地孔间距≤1000MIL电源、接地孔有≥2个热焊盘管脚接相应平面或铜箔信号线的布线处理所有信号线遵循信号回流最小规则差分信号线对是否同层、等长、并行走线，保持阻抗一致，差分线间无其他走线时钟等关键信号线是否布内层（优先考虑优选布线层），并加屏蔽地线或与其他布线间距满足3W原则时钟等关键信号线的过孔数目是否≤3关键信号线距参考平面边沿是否≥3H（线距参考平面的高度）对于金属外壳接地的元件，是否在其投影区的顶层上铺接地铜箔，并在相应区域开阻焊窗数、模电路之间，高、低频电路之间，高、低速电路之间布线是否互不交叉、跨越关键信号线的长度是否满足芯片的要求X，Y电容需要挤流，如果大电流需要开阻焊窗。正负母线，LN输入布线、输出布线推荐层叠，阻抗一致。滤波电容的走线是否先经滤波电容滤波、再到器件电源管脚差分信号线阻抗匹配是否满足要求数字及控制类的PCBEMC设计布线－电源、地的布线处理电源与对应地构成的回路面积最小；减小电源、地之间的阻抗；电源平面紧邻地平面，且层间距最小；电源与地走线相邻走线，或者叠层走线。数字及控制类的PCBEMC设计布线－电源、地的布线处理共用一个电源、地过孔的管脚数目≤4；减小芯片与地平面之间的接地阻抗，应使每个地管脚都分别通过过孔接地平面、或电源平面，避免共用过孔；共用地过孔还会导致共地阻抗问题；连接芯片地管脚和过孔的连线还要尽可能粗，减小接地阻抗；过孔还应尽可能靠近地管脚，减小接地阻抗；过孔也应选择大过孔，而应避免使用小的信号过孔。数字及控制类的PCBEMC设计布线－电源、地的布线处理屏蔽地线接地孔间距≤1000mil；屏蔽接地线，也即常说的GUARDLINE；只有多打接地孔，使屏蔽接地线阻抗尽可能低，信号才会从屏蔽接地线回流，才能使屏蔽接地线起到应起的作用；因为地平面有更低的阻抗，只有屏蔽接地线与地平面有同样低的阻抗时，才能对信号线形成三面屏蔽的效果。数字及控制类的PCBEMC设计电源、接地孔有≥2个热焊盘管脚接相应平面或铜箔；对于插件或者接插件的接地和接电源管脚要进行花焊盘处理；因为接地、接电源孔连接大块铜皮，容易导致透锡不良，因此要减少接触铜皮面积；从EMC角度来说，希望花焊盘的4个管脚都接到相应平面；且应使花焊盘管脚尽可能粗，减小接地阻抗。布线－电源、地的布线处理badgood数字及控制类的PCBEMC设计布线－信号线的布线处理时钟等关键信号线是否布内层（优先考虑优选布线层），并加屏蔽地线或与其他布线间距满足3W原则；关键信号线布内层，加屏蔽地线都是因为减小发射问题；3W则是避免串扰问题。所谓3W，是指：所谓串扰，是指：数字及控制类的PCBEMC设计布线－信号线的布线处理下面这个图示说明当两线间存在过孔时，每线与过孔之间的距离至少保持2W的距离；在实际中，当在数据线和地址线上增加匹配电阻时，电阻与电阻之间，电阻与走线之间的距离也要保持至少2W的距离；在实际测试中发现，在电阻之前没有串扰，而在电阻之后出现了串扰。12如，上图线宽7mil，两线间距14mil。当在1点测量波形时，发现没有串扰，而在2点测量波形时，发现有很明显的串扰，这说明串扰正是由于经过电阻时较小的间距导致，所以3W原则对器件与线间的距离同样适用。数字及控制类的PCBEMC设计布线－信号线的布线处理时钟等关键信号线的过孔数目是否≤3过孔存在的寄生电感大约为：过孔存在的寄生电容大约为：过孔的电容约为0.5pF；过孔的寄生电容影响走线的特征阻抗和传输延迟；而过孔的寄生电感则会由于L*di/dt产生压降，形成辐射源；所以应尽量减少高速信号线上的过孔。

L=5.08h[ln(4h/d)+1]L：通孔的电感h：通孔的长度d：通孔的直径C=1.41εTd/(D-d)D：隔离孔直径T：PCB板的厚度d：通孔的直径数字及控制类的PCBEMC设计布线－信号线的布线处理关键信号线距参考平面边沿是否≥3H；关键信号走线应在平面层的投影内；且应距离边沿3H，H为层厚，信号到平面层的厚度；避免场泄漏，造成发射问题；数字及控制类的PCBEMC设计布线－信号线的布线处理对于金属外壳接地的元件，是否在其投影区的顶层上铺接地铜箔，并在相应区域开阻焊窗；在顶层铺铜皮，并开阻焊窗是为了保证金属外壳与铜皮的充分接触；这样也是为了保证金属外壳器件的接地阻抗；减小L*di/dt中的L；金属外壳的元器件外壳与接地管脚相连，也接到铜皮上。主要适用晶体、屏蔽连接器、MOS管等

数字及控制类的PCBEMC设计布线－信号线的布线处理数、模电路之间，高、低频电路之间，高、低速电路之间，布线是否互不交叉、跨越；互不交叉的布局在布局时已初步定型；即使有点绕，也决不穿越其他区域；保持各部分分区清晰流畅。数字及控制类的PCBEMC设计布线－信号线的布线处理关键信号线的长度是否满足芯片的要求；有时出于同步等的要求，芯片的信号对时延有明确要求；这时要依据微带线和带状线的传输延时公式来计算具体走线长度；有时在单板上我们看到类似这样的走线，就是考虑延时要求的；数字及控制类的PCBEMC设计布线－信号线的布线处理X，Y电容需要挤流，如果大电流需要开阻焊窗；电源模块设计中应用，不再细述。数字及控制类的PCBEMC设计布线－信号线的布线处理滤波电容的走线是否先经滤波电容滤波、再到器件电源管脚；首先我们认为这句话有问题；对于没有电源平面的单板，滤波电容的走线，先经过滤波电容滤波，再到器件电源管脚，是为了减小引线电感，获得最小的高频回路；而对于有电源平面的单板，滤波电容的走线，应该使芯片的电源管脚直接打过孔到电源平面，利用平面之间构成的平面电容进行去耦；有电源平面时，平面电容的大小大约为：平面间距离为0.01inch，介质为FR-4，电源和地平面间的电容为100pF/inch2；数字及控制类的PCBEMC设计布线－信号线的布线处理当板上有高速信号时，通常采用多层板，也会有电源平面和地平面，因此当存在电源和地平面时，建议采用从芯片电源管脚先打过孔到电源平面，利用平面电容的高频去耦作用；如果过孔的引线电感为2nH，平面电容大约100-300pF，则，谐振频率应该为200-400MHz之间，高频滤波效果很好；Cpcb数字及控制类的PCBEMC设计布线－信号线的布线处理平面间的电容成为最靠近芯片管脚的去耦电容，形成最小的环路面积；数字及控制类的PCBEMC设计布线－信号线的布线处理对于芯片电源管脚下有完整电源平面的情况对于电源管脚下没有完整电源平面的情况数字及控制类的PCBEMC设计布线－信号线的布线处理在KeithArmstrong的培训胶片中，也有关于去耦电容的详细描述，也证实了我们的想法，后续还会通过试验来进一步验证；数字及控制类的PCBEMC设计布线－信号线的布线处理在KeithArmstrong的培训胶片中，关于去耦电容的布线可以说很精彩；数字及控制类的PCBEMC设计布线－信号线的布线处理DELL专利，关于去耦电容的布线；数字及控制类的PCBEMC设计布线－信号线的布线处理DELL专利，关于去耦电容的布线；数字及控制类的PCBEMC设计布线－信号线的布线处理差分信号线阻抗匹配是否满足要求；高速数字设计必须考虑传输线效应，阻抗不连续点会产生反射；阻抗匹配是指将源输出阻抗或负载的输入阻抗同传输线的特征阻抗进行匹配；当传输线的传输延时大于信号上升时间的1/6时，应进行匹配；不仅差分信号需要阻抗匹配来降低反射，单端信号也需要匹配；数字及控制类的PCBEMC设计布线－信号线的布线处理要满足网口共模阻抗75欧姆，走线和层间结构需要满足以下要求；要满足网口差模阻抗100欧姆的要求，除了满足以上要求，差分线间的间隔还要满足以下要求；数字及控制类的PCBEMC设计布线－信号线的布线处理串联匹配；源输出阻抗+RS=Z0优点：在信号稳定前只会出现一次反射，与没有匹配的情况相比，所传输信号的速率可以提高很多由于Ra与Rb之间处于高阻状态，因此可以确保在接收器的输入端开路或闲置状态下，接收器的输出是已知状态。缺点：如果驱动芯片需替换，那么匹配电阻Rs则需要调整大小只适用于端对端（pointtopoint）传输的情况采用串联匹配的情况下，前一周期的反射信号在下一个周期信号传递前必须消除掉，因此整个回路的延迟必须远远小于两个信号周期的间隔，也就是说串联匹配只适用于线路比较短且传送速率不高的情况。数字及控制类的PCBEMC设计布线－信号线的布线处理并联匹配；ZT=Z0优点：消除了反射：适用于更高速率的信号和更长的走线；支持多支路应用。缺点：增加了驱动芯片的能耗（与不匹配的情况相比）；由于电阻Zt的存在，Ra与Rb之间的阻抗由高阻变为低阻，当接收器的输入端开路或闲置状态下，接收端的输出状态不确定；数字及控制类的PCBEMC设计布线－信号线的布线处理AC匹配；ZT=Z0经验公式是：Ct≤2*tp/Zo。(2*tp)：信号往返的延迟时间，Zo：传输线阻抗。如果采用并联匹配的话，会产生流经Zt的电流。为了消除此dc电流，在匹配电阻Zt后串联一个电容Ct，形成一个低通滤波器。此低通滤波器对高速信号有严重影响，因此时间常数的值须小于信号间隔时间（TUI）。优点：与并联匹配相比，驱动芯片的损耗减少；；由于Ra与Rb点间有电容隔离，因此可以确保接收器的输入端开路或闲置状态下，接收器的输出是已知的状态。缺点：RC时间常数限制了信号传输的最高速度及走线的最大长度，通常只适用于