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Harbin Institute of Technology可编程逻辑器件设计及应用实验报告实验一：电路图方法设计：异步 16 分频 一、 实验内容1、熟悉 ISE M 的安装及使用2、熟悉电路图方式的输入方法；3、熟悉 ISE 环境下的波形仿真4、学习 SIE 安装过程5、建立一个新的工程(cpld 9500 系列)6、输入电路图异步 16 分频,如图 1-1 所示：图 1-1二 实验结果1、异步 16 分频电路图如图 1-2 所示：图 1-22、 建立测试波形方法仿真激励图形，如图 1-3 所示：图 1-33、 引脚约束条件如下：NET “CLK“ LOC = “P6“;NET “CLR“ LOC = “P7“;NET “O1“ LOC = “P42“;NET “O2“ LOC = “P37“;NET “O3“ LOC = “P40“;NET “O4“ LOC = “P39“;4、 最终仿真结果如图 1-4,1-5 所示：图 1-4图 1-5三 实验结果讨论分析通过本次试验，初步掌握了 ISE 的使用方法，通过 ISE 自带库文件完成电路的搭建，实现了对输入时钟的 2 分频，4 分频，8 分频和 16 分频，通过最终的试验验证得到了正确的试验结果。指导教师签字：实验二 电路图方法分层设计：全加器 一、实验内容1、 建立一个新的工程(cpld 9500 系列)2、 建立一个独立的电路图（All_ADD）3、 输入电路图： 一位全加器图 2-1 一位全加器4、 建立测试波形方法仿真激励图形图 2-2 波形仿真激励5、 功能仿真记录结果，分析正确性。6、 生成电路模块图 2-3 模块建立7、 利用电路模块设计 8 位全加器， （新电路图或者顶层电路图）图 2-4 8 位全加器(顶层电路图)8、 建立测试波形方法仿真激励图形图 2-5 8 位全加器波形仿真激励9、 学习总线数据预置方式：通过使用相同名字来对总线进行连接设置，和总线数据格式。二 实验结果一位全加器功能仿真结果：图 2-6 功能仿真结果8 位全加器功能仿真结果一（无进位）：图 2-7 功能仿真结果8 位全加器功能仿真结果二（有进位）：图 2-8 功能仿真结果三 实验结果讨论分析本次试验充分体现了模块化设计思想，首先我们运用库文件实现了一位全加器，也即实验中的 ALL_ADD 模块，在实现此模块后进行仿真分析，确定无误后，运用 8 个一位全加器实现实现 8 位全加器，考虑进位。在实验中进一步熟悉了软件的使用流程和具体的实际操作如操作总线结构等基本操作，可谓知行合一。指导教师签字：实验三 Verilog 语言方法设计：8 位全加器 一、实验内容1、 建立一个新的工程(cpld 9500 系列)2、 建立一个 Verilog 模块（All_ADD8）图 3-1 建立一个新的 verilog 模块3、 输入全加器图 3-2 输入全加器4、 建立测试波形方法仿真激励图形测试波形一：图 3
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