超大规模集成电路课程设计VIP

目 录1目的与任务22.教学内容基要求23.设计的方法与计算分析23.1 74HC139 芯片简介 33.2 电路设计43.3 功耗与延迟估算134. 电路模拟 154.1 直流分析164.2 瞬态分析174.3 功耗分析195.版图设计 215.1 输入级的设计215.2 内部反相器的设计215.3 输入和输出缓冲门的设计225.4 内部逻辑门的设计225.5 输出级的设计235.6 连接成总电路图245.3 版图检查246.总图的整理257.经验与体会268.参考文献 27附录 A 电路原理图总图（一半）28附录 B 总电路版图（无焊盘）29附录 C 总电路版图（加焊盘）30集成电路课程设计1. 目的与任务本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计电路设计及模拟版图设计版图验证等正向设计方法。2. 教学内容基本要求2.1 课程设计题目及要求器件名称：含两个 2-4 译码器的 74HC139 芯片要求电路性能指标：可驱动 10 个 LSTTL 电路（相当于 15pF 电容负载） ；输出高电平时， 20uA, =4.4V;OHImin,OHV输出低电平时， 4mA， =0.4VLaL,输出级充放电时间 = ， 25ns；rtfpdt工作电源 5V，常温工作，工作频率 =30MHZ，总功耗 =15mW。workf maxP2.2 课程设计的内容1. 功能分析及逻辑设计；2. 电路设计及器件参数计算；3. 估算功耗与延时；4. 电路模拟与仿真；5. 版图设计；6. 版图检查：DRC 与 LVS；7. 后仿真(选做) ；8. 版图数据提交。2.3 课程设计的要求与数据1. 独立完成设计 74HC139 芯片的全过程；2. 设计时使用的工艺及设计规则： MOSIS:mhp_n05；3. 根据所用的工艺，选取合理的模型库；4. 选用以 lambda() 为单位的设计规则；5. 全手工、层次化设计版图；6. 达到指导书提出的设计指标要求。3. 设计的方法与计算分析3.1 74HC139 芯片简介74HC139 是包含两个 2 线-4 线译码器的高速 CMOS 数字电路集成芯片，能与 TTL 集成电路芯片兼容，它的管脚图如图 3-1 所示，其逻辑真值表如表3-1 所示图 3-1 74HC139 管脚图表 3-1 74HC139 真值表由于 74HC139 芯片是由两个 2-4 译码器组成，两个译码器是独立的，所以，这里只分析其中一个译码器。由真值表可以看出，Cs 为片选端，当其为 0时，芯片正常工作，当其为 1 时，芯片封锁。A1、 A0 为输入端，Y0-Y3 为输出端，而且是低电平有效。分析其逻辑功能，可以得到逻辑表达式：由逻辑表达式可以得到的逻辑图如图 3-2 所示图 3-2 74HC139 逻辑图3.2 电路设计本次电路设计采用的是 m12_20.md 模型的各参数。其参数如下：N 管： =3.98.85 F/m =605.3ox120N410Vsm/2mt395Vtn8.P 管： =3.98.85 F/m ox12 sp/2924tx10tp3.2.1 输出级电路设计据要求，输出级等效电路如图 3-3 所示，输入 Vi 为前一级的输出，可认为是理想的输出，即 = , = 。iLVSiHD图 3-3 输出级等效电路输出级 N 管 的计算N(W/L)当输入为高电平时，输出为低电平，N 管导通，后级 TTL 有较大的灌电流输入，要求 4mA， =0.4V，依据 MOS 管的理想电流统一方程式：OLImanOLV, )()() 2221 DTGSTGLWtds VIox 可以求出 的值。其主要计算如下:N(/22dtngStngnoxoxdsN VVtIL= 22412 103 4.0858.50.6085.939 =47.2748输出级 P 管 的计算pLW/当输入为低电平时，输出为高电平，P 管导通。同时要求 N 管和 P 管的充放电时间 ，分别求出这两个条件下的 极限值，然后取大者。frtmin,/PLW以 20uA, 为条件计算 极限值，用 MOS 管理想OHIVOH4.min, i,电流方程统一表达式： )()() 2221 DTGSTGLWtds VIox 可以求出 的值。其主要计算如下：p/22dtpgstpgpoxoxdP VVIL= 22412 106 4.50985.9339 0.471N 管和 P 管的充放电时间 和 表达式分别为rtf dtntndtnddtnnoxLf VVVWtCt 2019l1.022 dtptpdtpddtppoxLr VVVWtCt 2019ln1.022以 计算 的值。其计算如下：frtmin,/P设 dtntndtnddtnnox VVVLtK 2019l1.022 dtptpdtpdtppoxWt l.2由 ，故有frt dtntndtnddtnn VVVL 2019l1.0221= dtptpdtpdtpp VWl.21代入数据，化简可以得=6912.02194nL 7395.013.6054pL，代入 ，得到pW38.n 8n140PL比较两种方法的 ，取其中的最大值，即取PL 140PLW3.2.2 内部基本反相器中的各 MOS 尺寸的计算内部基本反相器如图 3-4 所示，它的 N 管和 P 管尺寸依据充放电时间和 方程来求。关键点是先求出式中的 (即负载)。rtf LC图 3-4 内部反相器它的负载由以下内部反相器（如右图所示）的负载由 CL 以下三部分电容组成：本级漏极的 PN 结电容 CPN；下级的栅电容 Cg；连线杂散电容 CS。本级漏极 PN 结电容 CPN 计算CPNCja （Wb）+Cjp(2W+2b)其中 Cja 是每 um2 的结电容，Cjp 是每 um 的周界电容， b 为有源区宽度，可从设计规则获取。在这里，最小孔为 22，孔与多晶硅栅的最小间距为 2，孔与有源区边界的最小间距为 2，则取 b6。总的漏极 PN 结电容应是 P 管 的和 N 管的总和，即：CPNCja （WNWP）bCjp(2WN2WP4b)分析到整个电路一条支路大概有 6 个级，取 tr=tf=0.5ns，采用的模型参数有：25. /109mFCNjmFCNjsw/1025. 4.3Pj Pjs3.代入数据到 的式子得PN 641065 1035.103.2()52.10.109( NPN WC652)32PW= FPN1599 08.3.4. (注意这里的 和 都用国际单位表示)P栅电容 Cg 计算CgCg.N Cg.PoxNtAoxPt （W NW P）L此处 和 为与本级漏极相连的下一级 N 管和 P 管的栅极尺寸，近似取NWp输出级的 和 值。这里 和 采用输出级的大小进行计算。由设计规则，NpL=2，=1.0um，代入得到 FCg 1410265.83954.)108.(2)096( 连线杂散电容 Cs一般 CPNCg10CS，可忽略 CS 作用。所以，内部基本反相器的总负载电容 为上述各电容计算值之和。即有LC把 代入 tr 和FWPNgPN 1499 08.103.1024. LCtf 的计算式，并根据 tr=tf25ns 的条件，计算出 和 。 代入 的方NpNrt程有： )1048.103.1029.(35.0213074.15.0 4969 PN WW（关系式）又有 = 、以及 式子联立，可以解得rtfft ，联立关系式可以解得PNLL382.0 PNW382.01476.PW57.4.14N即 29PL0L3.2.3 内部逻辑门 MOS 尺寸的计算内部逻辑门的电路如图3-5所示。根据截止延迟时间 和导通延迟时间 pLHt的要求，在最坏情况下，必须保证等效N管、 P管的等效电阻与内部基本反pHLt相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N 管的尺寸放大3倍，而P 管尺寸不变，即： ， 内 部 反 相 器， 与 非 门 ， 内 部 反 相 器， 与 非 门 PP3LWNN代入内部反相器的宽长比，可以算出逻辑 MOS 尺寸：937图 3-5 内部逻辑门电路3.2.4 输入级设计由于本电路是与TTL兼容， TTL的输入电平V iH可能为2.4V，如果按正常内部反相器进行设计，则N 1、P 1构成的CMOS将有较大直流功耗。故采用图3-6示的电路，通过正反馈的