《硬件描述语言》实验报告.doc

西北工业大学硬件描述语言实验报告实验一 简单组合逻辑设计2实验二 简单分频时序逻辑电路的设计6实验三 利用条件语句实现技术分频时序电路9实验四 阻塞赋值与非阻塞赋值的区别12实验五 用always块实现较复杂的组合逻辑电路16实验六 在verilog hdl中使用函数19实验七 在verilog hdl中使用任务22实验八 利用有限状态机进行时序逻辑的设计26学 院： 计算机学院 学号： 姓名： 专 业： 计算机科学与技术 实验时间： 201111 实验地点： 实验大楼 指导教师： 西北工业大学 2011 年 11 月 实验一 简单组合逻辑设计实验日期： 实验成绩： 指导老师：一实验目的：1掌握基本组合逻辑电路的实现方法。2初步了解两种基本组合逻辑电路的生成方法。3学习测试模块的编写。4通过综合和布局布线了解不同层次仿真的物理意义。二实验设备：安装modelsim-6.5c的pc机。三实验内容：描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0四实验代码module compare(equal,a,b); input a,b; output equal; assign equal=(a=b)?1:0;endmoduletimescale 1ns/1nsmodule t; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1; #100 a=1;b=0; #100 a=0;b=0; #100 $stop; end compare m(.equal(equal),.a(a),.b(b);endmodule五综合仿真结果六思考题实验二 简单分频时序逻辑电路的设计实验日期： 实验成绩： 指导老师：一实验目的：1掌握最基本组合逻辑电路的实现方法。2学习时序电路测试模块的编写。3学习综合和不同层次的仿真。二实验设备：安装modelsim-6.5c的pc机。三实验内容：用always块和(posedge clk)或(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果四实验代码module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always(posedge clk_in) begin if(!reset) clk_out=0; else clk_out=clk_out; end endmoduletimescale 1ns/100psdefine clk_cycle 50module top; reg clk,reset; wire clk_out; always #clk_cycle clk=clk; initial begin clk=0; reset=-1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out);endmodule五综合仿真结果六思考题实验三 利用条件语句实现计数分频时序电路实验日期： 实验成绩： 指导老师：一实验目的：1掌握条件语句在简单时序模块设计中的使用。2学习在verilog模块中应用计数器。3学习测试模块的编写、综合和不同层次的仿真。二实验设备：安装modelsim-6.5c的pc机。三实验内容：仿真一个可综合风格的分频器，将10mb的时钟分频为500kb的时钟，定义一个计数器，原理同1/2分频器一样，只不过分频变为1/20。四实验代码module fdivision(reset,f10m,f500k); input reset,f10m; output f500k; reg f500k; reg7:0j; always (posedge f10m) if(!reset) begin f500k = 0; j=0; end else begin if(j=9) begin j=0; f500k = f500k; end else j=j+1; endendmodule timescale 1ns/1psdefine clk_cycle 50module division_top; reg f10m,reset; wire f500k_clk; always #clk_cycle f10m=f10m; initial begin reset=1; f10m=0; #100 reset=0; #100 reset=1; #10000 $stop; end fdivision fdivision(.reset(reset),.f10m(f10m),.f500k(f500k_clk);endmodule 五综合仿真结果六思考题实验四 阻塞赋值与非阻塞赋值的区别实验日期： 实验成绩： 指导老师：一实验目的：1通过实验,掌握阻塞赋值与非阻塞赋值的概念和区别。2了解非阻塞和阻塞赋值的不同使用场合。3学习测试模块的编写、综合和不同层次的仿真。二实验设备：安装modelsim-6.5c的pc机。三实验内容：两个模块，一个阻塞赋值，一个非阻塞赋值，观察两者之间的区别四实验代码module blocking(clk,a,b,c); output 3:0b,c; input 3:0a; input clk; reg 3:0b,c; always (posedge clk) begin b=a; c=b; $display(blocking:a=%d,b=%d,c=%d,a,b,c); end endmodule/non_blocking.vmodule non_blocking(clk,a,b,c); output 3:0b,c; input 3:0a; input clk; reg 3:0b,c; always (posedge clk) begin b=a; c=b; $display(non_blocking:a=%d,b=%d,c=%d,a,b,c); endendmodule/comeparetop.vtimescale 1ns/100psmodule conparetop; wire3:0b1,c1,b2,c2; reg3:0a; reg clk; initial begin clk=0; forever #50 clk=clk; end initial begin a=4h3; $display(_); #100 a=4h7; $display(_); #100 a=4hf; $display(_); #100 a=4ha; $display(_); #100 a=4h2; $display(_); #100 $display(_); $stop; end non_blocking non_blocking(clk,a,b2,c2); blocking blocking(clk,a,b1,c1);endmodule五综合仿真结果六思考题实验五 用always块实现较复杂的组合逻辑实验日期： 实验成绩： 指导老师：一实验目的：1掌握用always实现较大组合逻辑电路的方法。2进一步了解assign与always两种组合电路实现方法的区别和注意点。3学习测试模块中随机数的产生和应用。4学习综合不同层次的仿真，并比较结果二实验设备：安装modelsim-6.5c的pc机。三实验内容：设计一个简单的指令译码电路，该电路通过对指令的判断，对输入数据执行相应的操作，包括加、减、与、或和求反，并且无论是指令作用的数据还是指令本身发生变化，都有要作出及时的反应。四实验代码define plus 3d0define minus 3d1define band 3d2define bor 3d3define unegate 3d4module alu(out,opcode,a,b); output 7:0out; reg 7:0out; input 2:0opcode; input 7:0a,b; always (opcode or a or b) begin case(opcode) plus: out=a+b; minus: out=a-b; band: out=a&b; bor: out=a|b; unegate: out=a; default: out=8hx; endcase endendmoduletimescale 1ns/1nsmodule alutest; wire 7:0out; reg 7:0a,b; reg 2:0opcode; parameter times=5; initial begin a=$random%256; b=$random%256; opcode=3h0; repeat(times) begin #100 a=$random%256; b=$random%256; opcode=opcode+1; end #100 $stop; end alu alu1(out,opcode,a,b); endmodule五综合仿真结果六思考题实验六 在 verilog hdl中使用函数实验日期： 实验成绩： 指导老师：一实验目的：1了解函数的定义和在模块设计中的使用。2了解函数的可综合性问题。3了解许多综合器不能综合复杂的算术运算。二实验设备：安装modelsim-6.5c的pc机。三实验内容：做一个函数调用的示例，采用同步时钟触发运算的执行，每个clk时钟周期执行一次运算，在测试模块中，调用系统任务$display及在时钟的下降沿显示每次运算的结果。四实验代码module tryfunct(clk,n,result,reset); output 31:0result; input 3:0n; input reset,clk; reg 31:0result; always (posedge clk) begin if(!reset) result=0; else begin result=n*factorial(n)/(n*2)+1); end end function 31:0factorial; input 3:0operand; reg 3:0index; begin factorial=operand? 1:0; for(index=2;index=operand;index=index+1) factorial=index*factorial; end endfunctionendmodule /测试模块代码timescale 1ns/100psdefine clk_cycle 50module tryfuncttop; reg 3:0n,i; reg reset,clk; wire 31:0result; initial begin clk=0; n=0; reset=1; #100 reset=0; #100 reset=1; for(i=0;iy) begin tmp=x; x=y; y=tmp; end endtaskendmodule timescale 1ns/100psmodule task_top; reg 3:0a,b,c,d; wire 3:0 ra,rb,rc,rd; initial begin a=0; b=0; c=0; d=0; repeat(50) begin #100 a=$random%15; b=$random%15; c=$random%15; d=$random%15; end #100 $stop; end sort4 sort4(.a(a),.b(b),.c(c),.d(d),.ra(ra),.rb(rb),.rc(rc),.rd(rd);endmodule 五综合仿真结果六思考题实验八 利用有限状态机进行时序逻辑的设计实验日期： 实验成绩： 指导老师：一实验目的：1掌握利用有限状态机实现一般时序逻辑分析的方法。2掌握用verilog编写可综合的有限状态机的标准模板。3掌握用verilog编写状态机模块的测试文件的一般方法。二实验设备：安装modelsim-6.5c的pc机。三实验内容：设计一个简单的状态机，功能是检测一个5位的二进制序列“10010”。四实验代码module seqdet(x,z,clk,rst,state); input x,clk,rst; output z; output 2:0state; reg 2:0state; wire z; parameter idle=d0,a=d1,b=d2,c=d3,d=d4,e=d5,f=d6,g=d7; assign z=(state=e&x=0)?1:0; always (posedge clk) if(!rst) begin state=idle; end else casex(state) idle:if(x=1) begin state=a; end a:if(x=0) begin state=b; end b:if(x=0) begin state=c; end e