课程设计(论文)-数字钟的设计与制作.doc

课程设计(论文)说明书 题 目： 数字钟的设计与制作 院 （系）： 电子工程与自动化学院 专 业： 学生姓名： 学 号： xxxxxxxxxx 指导老师： 2011 年 1 月 20 日 2 内容摘要： 时间是人类用以描述物质运动过程或事件发生过程的一个参数，确定时间， 是靠不受外界影响的物质周期变化的规律。例如月球绕地球周期，地球绕太阳 周期，地球自转周期，原子震荡周期等。 过去，人们日常生活中的计时方法有很多，如：以季节“春夏秋冬”变化 作为一年，以月亮的圆缺作为一个月，以太阳东升西落为一天等。过去的计时 工具从“日晷”、“沙漏”到机械手表，而后到当今的数字钟、数字表等，人 类对日间的计数越来越精确，我们的生活里安排着许许多多日程，可见时间的 计量与人们的生活密切相关。 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时 钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命， 已得到广泛的使用。 不仅如此它还能同时显示时、分、秒。而且能对时、分、 秒准确校时，这是普通钟所不及的。另外，数字钟可以实现声音报时，定时闹 铃等，与旧式钟表相比它更适用于现代人的生活。 本次课设为数字钟的设计与制作，其大部分涉及到课程中所学的数电知识， 与当今数字时代的电子发展业密切相关，对往后的学习将有很大的帮助。 关键字关键字：数字钟 校时 时间显示 定时 3 目录 1.设计任务与目的 .4 2.设计功能要求 4 3.电路设计4 3.1 设计方案论证和选择4 3.2 系统框图 5 3.3 单元电路的设计 .6 3.3.1 振荡电路 6 3.3.2 计数电路 7 3.3.3 译码与显示电路 8 3.3.4 整点报时电路 9 3.3.5 按键清零计时电路 .9 3.4 总体电路工作原理描述 .10 4.电路的组装与 调试 .10 5.电路的评价 11 6.总结 .11 致 谢12 参考文献.12 附录.13 4 1. 设设计计任任务务与与目目的的： 设计一种多功能数字钟，该数字钟具有基本功能和扩展功能两部分。其中， 基本功能部分的有准确计时，以数字形式显示时、分、秒的时间和校时功能。 扩展功能部分则具有：仿广播电台正点报时功能。通过对本次设计制作的实践， 更好的掌握课本内的理论知识，应用知识解决日常生活的问题。 2. 功能要求功能要求 理论功能要求： 1）时间以 24 小时为一周期； 2）显示时，分，秒； 3）计时过程中有整点报时功能； 4）可对小时，分钟单独校时； 5）为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. 实际功能要求：（由于受器材经费限制） 1）设计晶振振荡电路作为时钟源电路； 2）设计一个 60 进制或 24 进制计数电路； 3）设计用两位数码管显示时（24 进制）或分（60 进制）或秒（进制） ； 4）计时过程中有整点报时功能； 3 3电路设计电路设计 3.13.1 设计设计方案论证和选择方案论证和选择： 方案一：采用可用中小规模集成电路 实现 采用逻辑电路设计可实现具有：日、时、分、秒计时功能和多点定时功 能，电路通过计数时钟脉冲具有自动更新秒的显示，纯属硬件设计无需程序 干预。 方案二：eda 技术实现 采用 eda 作为主控器控制外围电路进行电压，时钟控制、键盘和led 控制。此方案逻辑电路复杂，且灵活性较低，不利于各种功能的扩展，在对 电路进行检测时比较 困难。 方案三：单片机编程实现 通过利用单片机内部定时计数器实现计时，软件设置i/o 作为数码管或 液晶显示信号输出，时间校准按键输入。软件 实现的电子钟具有编程灵活， 并便于功能的扩展。 综合比较上述各方案，就现在的知识水平且采用中小规模集成电路作为最 终选择方案。 5 3.2系统框图系统框图 理论功能要求设计系统框图： 显示器 译码器译码器 显示器 时计数器 校时电路校分电路 分计数器 振荡器多级分频器 秒计数器 译码器 显示器 报时电路 时间监控 图 1 实际功能要求设计系统框图：（设计秒计数 60 进制） 显示器 秒计数器清零电路报时电路 译码器 振荡器多级分频器 时间监控 图 2 6 3.3 单元电路的设计单元电路的设计 对于各单元电路的设计方案将有不同的几种，其不同的方案采用的器件均 有所不同，下面将一一分析各单元电路方案的实现与特点比较。 3.3.1 振荡电路振荡电路 振荡电路主要是产生 1hz 时钟供秒的个位计数器作为时钟触发信号，同时 也供一个声音频率（一般 1khz 左右）给报时电路作为扬声器驱动信号。 方案一：采用 555 芯片产生 1khz 后做千分频输出 1hz 时钟，如下图： 图 3 由于 555 是利用电容的充放电产生矩形波时间误差较大，需通过产生高频繁波 形从而减少误差，但这样就必须另外加分步电路做分频，这样增加了制作的成 本。 方案二：采用石英晶振电路产生稳定的时钟后做分频 具体：采用 cd4060（由一振荡器和 14 级二分频电路组成）接值为 32.768khz 的晶振产生 2hz 时钟后通过用 cd4013 构成二分频电路，总体将 32.768khz 做 15 级二分频最终产生 1hz 时钟。公式为：32768215=1（hz） 下图为 cd4060 的芯片管脚与功能说明： cpi：时钟输入端 cp0：时钟输出端 cp0:反相时钟输出端 q4q10,q12q14: 计数器输出端 图 4 7 q9 13 q5 5 q4 7 q6 4 q10 15 q12 1 q7 6 gnd 8 q13 2 q8 14 q14 3 clk0 10 clk0 9 rst 12 clk1 11 vdd 16 u3 cd4060bcn y1 32.768khz r1 22m c1 20pf c2 20pf vcc 2hz 1024hz 512hz d 5 q 1 clk 3 q 2 r 4 s 6 u4a 4013 1hz 图 5 两方案比较： 通过 555 芯片产生的时钟周期与 rc 电路值有关容易产生较大的误差且需要 使用 3 块十进制芯片构成千分频电路，而通过 cd4060 产生的时钟周期只与晶 振的谐振频率有关可以产生稳定精确的时钟信号且仅需再加 1 块二分频芯片即 可实现，综合考虑最终选择采用方案二。 3.3.2 计数电路计数电路 计数电路主要是通过用同步或异步十进制计数器（或其它进制）级联构成 24 进制或 60 进制计数器。通过使用不同的进制有以下几种方案： 方案一：同步十进制计数器 74ls160 实现，如下图： p0 3 p1 4 p2 5 p3 6 q0 14 q1 13 q2 12 q3 11 tc 15 cep 7 cet 10 clk 2 pe 9 mr 1 u1 74ls160 p0 3 p1 4 p2 5 p3 6 q0 14 q1 13 q2 12 q3 11 tc 15 cep 7 cet 10 clk 2 pe 9 mr 1 u2 74ls160 1 2 3 u8a 74ls00 vcc 1hz vccvcc p0 3 p1 4 p2 5 p3 6 q0 14 q1 13 q2 12 q3 11 tc 15 cep 7 cet 10 clk 2 pe 9 mr 1 u1 74ls160 p0 3 p1 4 p2 5 p3 6 q0 14 q1 13 q2 12 q3 11 tc 15 cep 7 cet 10 clk 2 pe 9 mr 1 u2 74ls160 1 2 3 u8a 74ls00 vccvcc 12 u10a 74f04 1hz 图 6a.同步级联（60 进制）图 6b. 异步级联（60 进制） 从图可看出，无论通过 74ls160 采用同步级联还是异步级联，要构成 60 进 制（24 进制同理）都需要增加外部的逻辑门电路才可实现。以已类推采用 74ls192 也是如此。 方案二：采用内部集成有双输入与门的双输入清零端 74ls90(异步十进制)和 74ls92（异步六进制）构成 60 进制计数器（24 进制同理） ，如下图： 8 a 7 b 1 c 2 d 6 lt 3 bi/rbo 4 rbi 5 a 13 b 12 c 11 d 10 e 9 f 15 g 14 u1 74ls48 f 9 g 10 e 1 d 2 k 3 c 4 dp 5 b 6 a 7 k 8 ds1 dpy blue-cc a1 a1 b1 b1 c1 c1 d1 d1 e1 e1 f1 f1 g1 g1 vcc q0 12 q1 11 q2 9 q3 8 mr1 6 mr2 7 clk0 14 clk1 1 u6 74ls92 q0 12 q1 9 q2 8 q3 11 ms1 6 ms2 7 mr1 2 mr2 3 clk0 14 clk1 1 u5 74ls90 1hz q0 12 q1 11 q2 9 q3 8 mr1 6 mr2 7 clk0 14 clk1 1 u6 74ls92 q0 12 q1 9 q2 8 q3 11 ms1 6 ms2 7 mr1 2 mr2 3 clk0 14 clk1 1 u5 74ls90 1hz vcc 图 7a. 24 进制 图 7b. 60 进制 由于 74ls90 和 74ls92 都是下降沿触发，如上图将低级电路的 q3 端联至 高级的时钟端即可在低级的溢出时(即，从 9 到 0)的下降沿触发高一级，实现进 位时钟。从上图发现由于 74ls90 和 74ls92 内部集成有双输入与门的双输入清 零端，所以不需要外加逻辑门电路即可通过清零反馈方法构成 24 或 60 进制的 计数器电路。 综合比较可发现，采用 74ls90 和 74ls92 构成计数器节省了外加逻辑门的 必要，成本更低，所以采用方案二设计计数电路。 下表为 74ls92 的真值表。 3.3.3 译码与显示电路译码与显示电路 由于计数器构成的扩展进制 数多为 bcd 码输出形式，所以 显示宜采用由七段数码管译码器 驱动器（驱动共阳数码管的 74ls47 和驱动共阴数码管的 74ls48）驱动数码管作为显示。 如下图为采 用 74ls48 驱动共阴数 码管。 参考数电课本 p182 页可知，74ls48 除了 ag 7 段驱动 输出外还有 3 个附加控制端用于扩展电路。 其中，3 管脚 lt 为灯测试输入，当 lt=0 时，驱动 输出端均为高电平。 4 管脚 bi/rbo 为灭灯输入/灭零输出端，作为输入 端使用时，称灭灯输入控制端，bi=0 时，驱动数码管的 各段同时熄灭。作为输出端使用时，称为灭零输出端，只 有当 a=b=c=d=0,和灭零输入端 rbi=0 时，rbo输出低 电平。 5 管脚 rbi为灭零输入端。当 rbi=0 时，只要 a=b=c=d=0 时，即输入 bcd 码值为0时驱动输出端均 为低电平，将0值不显示。 电路的的驱动如右图，将 3 个控制端均接高电平，使 其为无效，即不使用扩展电路。 图 8 9 3.3.4 整点报时电路整点报时电路 整点报时电路的功能的实现是仿照广播电台的报时声音，以下是仿广播的 要求： 1）每当数字钟计时快到整点时发出响声； 2）通常按时 4 低音 1 高音的顺序发出间断的响声； 3）以最后一声高音的结束时刻为整点时刻。 设 4 声低音（由 cd4060 的 q6 脚输出的 512hz 频率提供）分别发生在 51 秒，53 秒，55 秒，57 秒；最后一声高音发生在 59 秒。 分析声响的控制可得，有报时响声时应该满足以下条件： 只有当秒的十位为5且当秒的个位为奇数时才响； 当秒小于 59 时为低音，等于 59 秒时为高音。 分析计数器的 bcd 码（q3 q2 q1 q0）可知： 低音时的输出为:十秒的 q2=1 且 q0=1（5 ） ；个秒的 q3=0 且 q0=1（奇 数） 。 高音时的输出为：十秒的 q2=1 且 q0=1（5 ） ；个秒的 q3=1 且 q0=1（9 ） 。 经过逻辑真值表分析和卡诺图运算最终得出的逻辑电路图如下： 1 2 3 u8a 74ls00 4 5 6 u8b 74ls00 8 9 10 u8c 74ls00 ls1 speaker sec1q2 sec1q0 sec0q0 vcc r2 1k 1024hz 512hz sec0q3rp1 1k 1 2 4 5 6 u7a 74ls20 vcc 8 9 10 u10c 74ls00 q1 9014 r4 1k 12 u9a 74als04 34 u9b 74als04 89 u9d 74als04 gnd 图 9 图 9 中 4 输入与非门（74ls20）u7a 和非门（74ls04）u9a 构成的电路实 现的是第 1 个条件的检验；而 2 输入与非门（74ls00）u8a、u8b、u8c 和非 门（74ls04）u9b 构成的电路实现第 2 条件的检验。 其中分别供给扬声器 1024hz 和 512hz 频率产生高音和低音。可见当 sec0q3=1（秒的个位）时即（q3 q2 q1 q0=1 0 0 1）为9时，频率为 1024hz 的信号可以通过 u8c 直到 u10c，而 512hz 的信号无法通过 u8a。相 反，当 sec0q3=0 时是 512hz 信号通过 u8a 到 u10c，而 1024hz 信号无法通过。 从而实现根据秒的状态来切换响声的高低音。 3.3.5 按键清零计时电路按键清零计时电路 按键清零计时主要是实现让设计的 60 进制的计数器又从0开始计时， 通过在 74ls90 和 74ls92 的清零端接按键即可实现，电路如下图： 10 q0 12 q1 11 q2 9 q3 8 mr1 6 mr2 7 clk0 14 clk1 1 u6 74ls92 q0 12 q1 9 q2 8 q3 11 ms1 6 ms2 7 mr1 2 mr2 3 clk0 14 clk1 1 u5 74ls90 c3 0.1uf r3 100 s1 sw-pb vcc 图 10 如图 10，用了滤波电容 c3 去除按键抖动，另外通过 100 欧电阻 r3 和 c3 产生的 rc 电路可让在上电瞬间 c3 两端同为 vcc 电压，即 mrx 端为高电平， 而后 c3 充电由下拉电阻 r3 将 mrx 端拉为低电平，从而实现上电清零功能。 应注意的是，由于用的是 ttl 芯片，下拉电阻 r3 不能太大，否则 mrx 将 无法被拉低，计数器将会一直处于清零状态。 3.4 总体电路工作原理描述总体电路工作原理描述 通过上述的单元电路分析最终的方案参见附录中的图 11 总体电路原理图。 图中的时钟振荡电路采用的是 cd4060 和 cd4013 构成 15 级二分频电路，接 32.768khz 晶振通过 cd4060 内部振荡电路产生 32.768khz 频率后，做 15 级的 二分频最终输出 1hz 的时钟信号供给秒计数器。 计数部分时通过使用 10 进制计数器 74ls90 和 6 进制 74ls92 串行构成 60 进制的秒计数器。其中 74ls90 的 q3 端接至 74ls92 的时钟输入 a 端，当 74ls90 由9到0时将对 74ls92 的时钟 a 端产生一个下降沿对其进行触 发，从而实现低位向高位的进位。 显示译码电路由共阴数码管和 74ls48 构成。 报时电路详解如：3.3.4 整点报时电路的描述，不再重述。其中 u9a、u9b、u9c、u8d 为利用与非门构成非门，目的是为了充分使用芯片的 门资源，方便 pcb 的布线。 清零计时电路的描述详见上述的过程，在此不重复。 4. 电路的组装与调试电路的组装与调试 该电路的制作为双面板电路，之所以做双面板是为了让器件的布局紧凑与 美观。做双面板时最为关键的程序为熨墨时顶层与底层的对位，可先熨好底面 （往往底层的布线比顶层的布线多且有铺铜）然后在靠近板边缘的四个角处钻 4 个孔，通过在孔上补穿针来定位好 pcb 纸即可。调试过程用到的主要仪器为： 数字万用表、信号发生器、示波器、仿真器等。调试过程遇到的问题与解决方 法如下所述。 11 主体电路主要为时钟源电路和计数器电路及译码显示电路。 时钟源电路：时钟源电路： 可能遇到的问题：振荡电路 cd4060 没有起振输出时钟信号。 分析原因：主要是晶振部分出问题，可能是元件（如电容或晶振）已坏。 可能是 cd4060 的第 10,11 脚短地，12 脚不拉低。 计数电路：计数电路： 可能遇到问题：时钟而不走 原因及解决方法：可能是清零端没能被下拉阻拉低，应使用更小阻值的电 阻。 显示电路：显示电路： 可能遇到问题：数码管部分段没显示 原因及解决方法：最可能是由于电路的短地或虚焊引起，用万用表检测线 路的连接好坏情况，对不良的焊接点重新焊接。 整点报时电路：整点报时电路： 可能遇到问题：扬声器不响或声音太小 原因及解决方法：扬声器不响则可能是报时逻辑门电路的连接问题或是声 音信号线（1024hz 和 512hz 信号线）问题，应该检查逻辑芯片的工作情况及导 线的焊接。 按键清零电路：按键清零电路： 可能遇到问题：计数器不走一直处于0状 原因及解决方法：可能是由于下拉电阻过大或滤波电容内部短路使计数器 清零端处高电平，应该检查滤波电容好坏，换阻值更低的下拉电阻。 5. 电路的评价电路的评价 本电路作 60 进制计数器的设计采用 74ls90 和 74ls92 利用了 74ls92 的输 出低三端（q2 q1 q0）本身为 6 进制的特点节省了外加逻辑门简洁了连线的复 杂性。电路加了按键清零电路，能实现上电清零的功能。振荡电路采用晶振电 路使时钟信号具有一定的精确性与稳定性。 改进意见：由于设计一个完整的时钟系统将需要使用 6 个数码管和 6 个译 码芯片，这样加大了成本。显示部分电路可能试着采用动态扫描显示的方案。 只需用一个译码芯片加 3 块寄存芯片（74ls273）通过 cd4060 引一个 512hz 的扫描时钟通过逻辑门设计出一个动态显示的电路。 6. 总结收获体会总结收获体会 经过本次的课设，数字钟的设计与制作，本人的动手实践能力有了进一步 的提高，从仿真软件 multisim 的使用与仿真，到各种芯片使用手册（计数器， 分频器，振荡电路）文档的搜索与查阅，再到原理图的设计与 pcb 的布线，最 终到电路板的制作与调试，整个过程中通过不断发现问题与解决问题从中收获 了不少经验。仿真过程也意识到了 multisim 软件的一些漏