4bits超前加法进位器的全定制设计_微电子卓越班数字集成电路课程设计报告.doc

数字集成电路课程设计数字集成电路课程设计 题 目：4 bits 超前加法进位器的全定制设计 姓 名： 席高照 学 号： 111000833 学 院： 物理与信息工程学院 专 业： 微电子（卓越班） 年 级： 2010 级 指导教师： 陈群超 （签名） 2013 年 6 月 3 日 目 录 第第 1 1 章章 概概 述述 1 1 1.1 课程设计目的 .1 1.2 课程设计的主要内容 .1 1.2.1 设计题目 .1 1.2.2 设计内容 .1 第第 2 2 章章 功能分析及逻辑分析功能分析及逻辑分析 2 2 2.1 功能分析 2 2.2 推荐工作条件 3 2.3 电性能 3 2.4 真值表 6 2.5 表达式 6 2.6 电路图 7 第第 3 3 章章 电路设计与器件参数设计电路设计与器件参数设计 8 8 3.1 性能指标： 8 3.2 模块划分 8 3.2.1 输出级电路设计 8 3.2.2 内部反相器 9 3.2.3 内部电路等效 9 3.2.4 输入级电路 .10 3.2.5 输出缓冲级电路 .10 3.2.6 输入、输出保护电路 .10 3.3 本章小结 .11 第第 4 4 章章电路模拟与仿真电路模拟与仿真 1 12 2 4.1 电路搭建 .12 4.1.1 建立新库 .12 4.1.2 建立schematic view13 4.1.3 建立symbol14 4.1.4 建立总体电路schematic view14 4.1.5 建立总体symbol15 4.1.6 测试电路 .16 4.2 功能仿真 .16 4.3 功耗仿真 .18 4.4 仿真结果分析.18 4.5 本章小结 .18 第第 5 5 章章版图设计版图设计 1 19 9 5.1 原理 .19 5.2 反相器版图 .19 5.3 输入级 .20 5.4 输出级 .20 5.5 输出缓冲 .20 5.6 异或门 .21 5.7 或非门 .23 5.8 与非门 .24 5.9 整体版图 .25 5.10 本章小结 25 心心 得得 2 26 6 参考文献参考文献 2 27 7 附附 录录 2 28 8 附录 1 74ls283 中文资料 .28 福州大学数字集成电路课程设计（报告） 0 第 1 章 概 述 1.1 课程设计目的 综合应用已掌握的知识 熟悉集成电路设计流程 熟悉集成电路设计主流工具 强化学生的实际动手能力 培养学生的工程意识和系统观念 培养学生的团队协作能力 1.2 课程设计的主要内容 1.2.1 设计题目 4bits 超前进位加法器全定制设计 1.2.2 设计要求 vdd=1.8v,voh=4.6v,vol=0.4v 可驱动 10 个 lsttl 电路（相对于 15pf 电容负载） 1 rf ttns / 6 tlh thl tns / 10 plh phliii tabccons / 12 plh phliiii tabcsns 32,25 diswork pmw fmhz 1.2.3 设计内容 功能分析及逻辑分析 电路设计及器件参数设计 估算功耗与延时 电路模拟与仿真 版图设计 版图数据提交及考核，课程设计总结 4bit 超前进位加法器的全定制设计 1 第 2 章 功能分析及逻辑分析 2.1 功能分析 74283 为 4 为超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前 进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管 脚图如下： 图图 2-1 74283 芯片的引脚功能表： 表表 2-1 74283 引脚功能 引脚位符号名称及功能 4,1,13,10 1 2 3 4 和输出端 5，3,14,12a1，a2，a3，a4运算输入端 6，2,15,11b1，b2，b3，b4运算输入端 7c0进位输入端 9c4进位输出端 8gnd接地（0v） 16vcc正电压电源 福州大学数字集成电路课程设计（报告） 2 2.2 推荐工作条件 表表 2-2 smic 0.18 工艺工作条件 2.3 电特性 表表 2-3-1 直流工作规格 symbolparameter conditionsmi n typ (not e 1) maxuni ts vi input clamp voltage cc v =min i i =-18ma -1.5v dm542.53.4 oh v high lever output voltage , ccoh vmin imax , ilih vmax vmin dm742.73.4 v dm540.250.4 , ccol vmin imax , ilih vmax vmin dm740.350.4 ol v low lever output voltage 4, olcc ima vmin dm740.250.4 v a b0.5 i i input currentma x input voltage cc vmax 7 i vv co0.1 ma a b40 ih i high lever input current cc vmax 2.7 i vv co20 ua 4bit 超前进位加法器的全定制设计 3 a b-0.8 il i low lever input current cc vmax 0.4 i vv co-0.4 ma dn54-100 os i short circuit output cc vmax (note 2) dm74-100 ma 1cc i supply current cc vmax (note 3) 1934ma 2cc i supply current cc vmax (note 4) 2239ma 表表 2-3-2 交流特性 2 l kr 15 l cpf 50 l cpf symbolparameterfrom(input) to(output) minmaxminmax un its plh t propagation delay time low to high lever output co to 1 , 2 1011ns phl t propagation delay time high to low lever output co to 1 , 2 1012ns plh t propagation delay time low to high lever output co to 3 1011ns 福州大学数字集成电路课程设计（报告） 4 phl t propagation delay time high to low lever output co to 3 1012ns plh t propagation delay time low to high lever output co to 4 1011ns phl t propagation delay time high to low lever output co to 4 1012ns plh t propagation delay time low to high lever output ii orba to i 1011ns phl t propagation delay time high to low lever output ii orba to i 1012ns plh t propagation delay time low to high lever output co to c4810ns phl t propagation delay time high to low lever output co to c4811ns plh t propagation delay time low to high lever output ii orba to c4 810ns phl t propagation delay time high to low lever output ii orba to c4 811ns 基于 vc+实现单片机和 pc 机的串行通信 5 2.4 真值表 表表 2-4 真值表 2.5 表达式 定义两个中间变量 gi 和 pi： 所以： 进而可得各位进位信号的罗辑表达如下 福州大学数字集成电路课程设计（报告） 6 2.6 电路图 图图 2-2 福州大学本科生毕业设计（论文） 7 第 3 章 电路设计及器件参数设计 3.1 性能指标 vdd=1.8v,voh=4.6v,vol=0.4v 可驱动 10 个 lsttl 电路（相对于 15pf 电容负载） 1 rf ttns / 6 tlh thl tns / 10 plh phliii tabccons / 12 plh phliiii tabcsns 32,25 diswork pmw fmhz 3.2 模块划分 根据电路原理，可以将加法器的电路分为五级：输入级、内部反相器、内部逻辑门、 输出级和输出缓冲级。 3.2.1 输出级电路设计 其中 15 l cpf vdd=1.8v 联立可求得 wn=18.7u19u wp=3.93wn=73.9u74u l=0.18u 福州大学数字集成电路课程设计（报告） 8 3.2.2 内部反相器 其中 tr=tf=1ns，为负载电容 一般来说，内部反相器的负载由三个部分电容构成，分别是： 本级漏极的 pn 结电容 cpn 下级的栅电容 cg 连线杂散电容 cs ()(2 ) pnjjsw ccwbcwb cj 是单位面积的结电容，cjsw 是单位长度的周边电容，b 为有源区宽度，这里取 0.3um。 所以 916 2.02 101.0704 10 pnn cw cg=(wn+wp)lcox= 150.7pf 这里的 wn 和 wp 近似取输出级的 wn 和 wp 的值 一般情况下，连线杂散电容远小于栅电容，故本次设计忽略 cs 的影响 综合上述三部分的电容量，可以得到内部反相器的负载 913 2.02 101.508 10 ln cw 由于 tr=tf，由公式可近似认为 3.93 n pnnp uwww lull 故 由 tr=tf=1ns， 可得 wn=0.1887um，取 wn=0.22um，则 wp=0.75um 3.2.3 内部电路等效 内部逻辑门的设计采用与非门的等效反相器设计，也就是根据晶体管的串并联关系， 再根据等效反相器中相应晶体管的尺寸，直接获得与非门的各晶体管的尺寸的方法。 以两输入与非门为例： p 管的 w/l 的计算 将两输入与非门的两个并联 p 管等效为内部反相器的 p 管，为保证在只有一个 福州大学本科生毕业设计（论文） 9 pmos 管导通的情况下，仍能获得所需要的上升时间，要求各 pmos 管的宽长比与反相 器中的 pmos 管相同，即 wp=0.75um n 管的 w/l 的计算 考虑到 n 管的串联结构，为保持下降时间不变，各 n 管的等效电阻必须缩小 3 倍， 也就是它们的宽长比必须是反相器中的管的宽长比的 3 倍，即 wn=0.66um 同理可得其他门的管子的尺寸。 3.2.4 输入级电路 提拉管 pm1 的(w/l)的计算 为了节省面积，同时又能使较快上升，取(w/l)=3，此处的 l=0.18um，即 w=0.54um。 cmos 反相器 pm0 管(w/l)的计算 这个管的(w/l)可以参考内部反相器的计算过程，这里取(w/l)=0.75um/0.18um。 cmos 反相器 n 管(w/l)的计算 由于要与兼容，而的输出电平在 0.2v 到 2v 之间，因此要选取反相器的转换电平为 ,max,min 1.1 2 itit it vv vv 另外，由半导体器件物理知识可知： 算出 0 5.68 p n k k 所以 6.24 w l 所以 1.13/0.18 w umum l 3.2.5 输出缓冲级电路 由于输出级要驱动 ttl 电路，故输出级部分要在输出级前加入一级缓冲级电路。 如图所示，将与输出级的异或门和或非门等效为一个反相器，与中间级缓冲级电路 计算相类似，可以算得缓冲级 n、p 管的尺寸。 n=(43+92)/(2.5+5)=18 (w/l)n=18=0.77um/0.18um (w/l)p=3.9318=3um/0.18um 3.2.6 输入、输出保护电路 因为 mos 器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因， 感应的电荷无法很快地泄放掉。而 mos 器件的栅氧化层极薄，这些感应的电荷使得 mos 器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的集成极限， 则发生栅击穿，使 mos 器件失效，因此要设置保护电路。 保护电路，采用标准形式，可从工艺文件中直接调用标准焊盘电路。 福州大学数字集成电路课程设计（报告） 10 3.3 本章小结 通过本次实验，我了解了集成电路设计时候的电路划分，了解了在不同位置需要有 什么样的管子，如输入输出要有保护电路，驱动较大的负载需要设计较大尺寸的管子。 同时我还掌握了不同管子的尺寸的计算方法，以及电容的计算方法。 福州大学本科生毕业设计（论文） 11 第 4 章 电路模拟与仿真 4.1 电路搭建 4.1.1 建立新库 图图 4-1 福州大学数字集成电路课程设计（报告） 12 4.1.2 建立 schematic view 图图 4-2 图图 4-3 福州大学本科生毕业设计（论文） 13 4.1.3 建立 symbol 图图 4-4 其它逻辑门电路同样过程建立 schematic view 和 symbol view。 4.1.4 建立总体电路 schematic view 图图 4-5 福州大学数字集成电路课程设计（报告） 14 4.1.5 建立总体 symbol 图图 4-6 福州大学本科生毕业设计（论文） 15 4.1.6 测试电路 图图 4-7 4.2 功能仿真 图图 4-8 福州大学数字集成电路课程设计（报告） 16 图图 4-9 图图 4-10 图中从上到下依次是 a1 a2 a3 a4 ,b1 b2(图 4-8）b3 b4 ,cin（图 4-9）,c4 s1 s2 s3 s4（图 4-10） 。 福州大学本科生毕业设计（论文） 17 4.3 功耗仿真 图图 4-11 4.4 仿真结果分析 通过仿真结果可以看出电路逻辑功能正确，能实现加法及进位。从 a4 到 z4 的延时 满足，功耗为 6.63mw。仿真的频率为 50mhz。 4.5 本章小结 通过本次实验，我了解了 cadence 的使用，学会了画原理图及仿真，并对仿真结果进 行分析。 福州大学数字集成电路课程设计（报告） 18 第 5 章 版图设计 5.1 原理 版图设计时采用层次化，全手工的形式设计版图。整个版图设计的思想是先小后大， 即先画出各级的版图，并进行 drc 检查，检查无误后进行保存，最后调用这些单元进行 最后的版图设计。另外，本次设计的 coms 尺寸有些比较大，故画版图时多以梳状形式 来设计，这样可以减小版图的面积，而又能保持其原来的性能。工具 virtuso 的使用。 5.2 反相器版图 图图 5-1 图图 5-2 福州大学本科生毕业设计（论文） 19 5.3 输入级 图图 5-3 5.4 输出级 图图 5-4 5.5 输出缓冲 福州大学数字集成电路课程设计（报告） 20 图图 5-5 5.6 异或门 福州大学本科生毕业设计（论文） 21 图图 5-6 福州大学数字集成电路课程设计（报告） 22 5.7 或非门 图图 5-7 福州大学本科生毕业设计（论文） 23 5.8 与非门 图图 5-8 福州大学数字集成电路课程设计（报告） 24 5.9 整体版图 图图 5-9 5.10 本章小结 通过本次实验，我了解了工具 virtuso 的使用，学会了画版图及仿真及在绘制版图过 程中规则的定义。 福州大学本科生毕业设计（论文） 25 心 得 本次课程设计我选择了 4bit 超前进位加法器。相比于其他加法器，超前进位加法器 最