《课程设计实验报告》word版.docx

西安电子科技大学课程设计实验报告数字锁相环的FPGA设计与实现课程设计实验报告数字锁相环的FPGA设计与实现一、概述数字锁相环不仅继承了数字电路的可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。而基于大规模可编程集成芯片的数字锁相环可根据实际要求，充分利用器件资源，同时把一些相关的数字电路和在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能明显得到改善。FPGA即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基本上进一步发展的产物。它是作为作用的集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制定电路的不足，又克服原有可编程器件门电路数有限的缺点。二.设计要求1、利用MaxPlus2软件工具，设计一个全数字锁相环路，通过它从19.2kHz的信号中提取同步信号，本地源时钟为11.0592MHz。2、要求实现的功能：a、当远端信号（方波）的占空比分别为1:1、1:3、1:5和1:7时，从其中提取同步信号。b、先将远端信号（方波）转变成伪随机序列，然后从中提取同步信号。c、完成仿真过程，给出测试结果，要求得到相位误差e，同步建立时间Ts、同步保持时间Tc和同步带宽fs。三、原理1、锁相法位同步锁相法的基本原理与载波同步的类似，在接收端利用相位比较器比较接受码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），相位比较器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。我们把采用锁相法来提取位同步信号的方法称为锁相法。通常分两类：一类是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法；另有一类锁相环位同步法是采用高稳定度的振荡器（信号钟），从相位比较器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到减相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电路构成全数字锁相环路。图3-1 全数字锁相环的构成全数字锁相环：一般组成如图3-1所示，它由数字鉴相器、数字滤波器与数字压控振荡器(DCO)三个数字电路部件组成。由于这种环路对位同步信号相位进行量化调整，故这种位同步环又称为量化同步器。这种构成量化同步器的全数字环是数字锁相环的一种典型应用。用于位同步的全数字锁相环的原理框图如图所示：它由信号钟、控制器、分频器、相位比较器等组成。图3-2 数字锁相环原理框图信号钟：包括一个高稳定度的晶体振荡器和整形电路。若接收码元的速率为F=1T，那么振荡器频率设定在nF， 经整形电路之后，输出周期性脉冲序列，其周期T0=1nF=Tn，本设计中时钟为11.0592MHz。 控制器：图3-2中的扣除门（常开）、附加门（常闭）和“或门”， 它根据比相器输出的控制脉冲（“超前脉冲”或“滞后脉冲”）对信号钟输出的序列实施扣除（或添加）脉冲。分频器：一个计数器，每当控制器输出n个脉冲时，它就输出一个脉冲。控制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。这种相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为T0，相应的相位最小调整量为=2T0T=2n。相位比较器：接收脉冲序列与位同步信号进行相位比较，以判别位同步信号究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。2、位同步系统的性能1) 相位误差 e位同步信号的平均相位和最佳相位之间的偏差称为相位误差。对于数字锁相法提取位同步信号而言，相位误差主要是由于位同步脉冲的相位在跳变地调整所引起的。每调整一步，相位改变 2n （对应时间 Tn ），n是分频器的分频次数，故最大的相位误差为：e=360n若用时间差Te来表示相位误差，因每码元的周期为T， 故得Te=Tn2) 同步建立时间 Ts同步建立时间是指开机或失去同步后重新建立同步所需的最长时间。由前面分析可知，当位同步脉冲相位与接收基准相位差（对应时间T2）时，调整时间最长。这时所需的最大调整次数为N=2n=n2由于接收码元是随机的， 对二进制码而言，相邻两个码元（01、 10、 11、 00）中，有或无过零点的情况各占一半。我们在前面所讨论的两种数字锁相法中都是从数据过零点中提取作比相用的基准脉冲的，因此平均来说，每两个脉冲周期（2T）可能有一次调整， 所以同步建立时间为Ts=2TN=nT3) 同步保持时间Tc当同步建立后，一旦输入信号中断，或出现长连“0”、连“1”码时，锁相环就失去调整作用。由于收发双方的位定时脉冲的固有重复频率之间总存在频差F，接收端同步信号的相位就会逐渐发生漂移，时间越长，相位漂移量越大，直至漂移量达到某一准许的最大值，就算失去同步了。由同步到失步所需要的时间，称为同步保持时间。设收发两端固有的码元周期分别为 T1=1F1 和 T2=1F2 ， 则每个周期的平均时间差为T=T1-T2=1F1-1F2=F2-F1F1F2=FF02上式中，F0为收发两端固有码元重复频率的几何平均值， 且有T0=1F0由式F可得F0T1-T2=FF0再由式T0，上式可写为T1-T2T0=FF0当F0时，每经过T0时间，收发两端就会产生T1-T2的时间漂移，单位时间内产生的误差为T1-T2T0。 若规定两端允许的最大时间漂移（误差）为 T0K 秒（K为一常数），则达到此误差的时间就是同步保持时间Tc。代入上式后， 得T0Kt0=FF0解得：t0=1FK若同步保持时间 Tc 的指标给定，也可由上式求出对收发两端振荡器频率稳定度的要求为F=1TcF此频率误差是由收发两端振荡器造成的。若两振荡器的频率稳定度相同，则要求每个振荡器的频率稳定度不能低于F2F0=12TcKF04） 同步带宽fs同步带宽是指能够调整到同步状态所允许的收、发振荡器最大频差。由于数字锁相环平均每2个周期（2T）调整一次, 每次所能调整的时间为 Tn （TnT0n），所以在一个码元周期内平均最多可调整的时间为T02n。很显然，如果输入信号码元的周期与收端固有位定时脉冲的周期之差为TT02n则锁相环将无法使接收端位同步脉冲的相位与输入信号的相位同步，这时，由频差所造成的相位差就会逐渐积累。因此，我们根据T=T02n=12nF0求得：fsF02=12nF0解出：fs=F02n这就是求得的同步带宽表示式。 四、MaxPlus2的使用1、MaxPlus2概述 Altera 公司的 MaxPlus2软件是易学、易用的可编程逻辑器件开发软件。其界面友好，集成化程度高。本章以 MAX+PLUS II10.0 为例讲解该软件的使用。 Altera 公司为支持教育，专门为大学提供了学生版软件，其在功能上与商业版类似，仅在可使用的芯片上受到限制。以下为10.0 Baseline 所具有的功能。 2、MaxPlus2 10.0(Baseline)的功能 3、支持的器件 所支持的器件有： EPF10K10, EPF10K10A, EPF10K20， EPF10K30A以及MAX 7000系列（含 MAX 7000A, MAX 7000AE, MAX 7000E, MAX 7000S）， EPM9320, EPM9320A, EPF8452A, and EPF8282A ，FLEX 6000/A 系列，MAX 5000 系列，ClassicTM 系列。 4、设计输入 常用的设计输入的方法有：通过MaxPlus2 图形编辑器，创建图形设计文件(gdf文件)；通过MaxPlus2文本编辑器，使用AHDL 语言，创建文本设计文件(.tdf)；使用VHDL语言，创建文本设计文件(.vhd)；使用Verilog HDL 语言，创建文本设计文件(.v)。还可以通过MaxPlus2波形编辑器，创建波形设计文件(.wdf)。5、设计编译 通过MaxPlus2编译器完成，可检查项目是否有错，并对项目进行逻辑综合，然后配置到 Altera器件中，同时产生报告文件、编程文件和用于后仿真的输出文件。 6、设计验证 通过MaxPlus2的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成标准文件，可以给第三方工具使用。 7、器件编程(Programming)和配置(Configuration)8、MaxPlus2的设计过程图4-1 Maxplus2的设计过程五、全数字锁相环设计1、功能分析由数字锁相环原理，及其实现要求，可知，为实现全数字锁相环，需要设计完成分频电路、微分鉴相电路、数字信号正交电路、脉冲成形电路和脉冲控制电路，滤波电路，保持电路。为了仿真需要，还需设计信号发生电路，伪随机序列产生电路。2、功能模块设计为完成数字锁相环的设计，根据技术要求，现对其各模块设计说明如下：a、分频电路：1）、功能需求：由技术要求可知，本地晶振频率为11.0592MHz，接受码元速率为19.2KHz，则为实现脉冲同步。需要对本地晶振进行576分频，使同步脉冲频率与码元速率一致，再通过调整同步脉冲相位实现码元位同步信号的提取。2）、电路设计图：图5-1 分频器电路图3）、设计说明：分频器使用3片74161组成576计数器，对组合的晶振脉冲进行分频，输出位同步信号，取其上升沿，即可得到位同步脉冲信号，当扣除或补偿脉冲后，计数器输出相应滞后或提前，达到同步目的。三片计数器采用单片置数级联方式，第一片为8计数器，后两片为6计数器，构成半周期，计数到达后用T触发器翻转电平并且保持。b、脉冲成形：1）、功能需求：本地晶振为一频率为11.0592MHz的方波，为产生脉冲信号，需要对时钟信号进行脉冲成形。另外，脉冲经过计数器分频后将变为矩形波信号，需要进过脉冲成形将其上升沿变为窄脉冲。2）、电路设计图：图5-2 微分脉冲成形电路图3）、设计说明：微分脉冲形成电路由D触发器和逻辑异或、与门组成。D触发器起延时的作用，利用元件的延时做保持，所用D触发器越多，延时越长，脉冲更加容易判断。c、整形电路：1）功能需求：由于采用微分鉴相器，输出的超前、滞后脉冲都比较窄，除非时隙完全符合，否则很难控制晶振脉冲的扣除和补偿。所以采用D触发器作为保持电路，将输出的超前、滞后脉冲保持一个晶振周期，以方便取出和扣除脉冲。2）电路设计图：图5-3 整形电路图3）设计说明： 采用3片D触发器，第一片时钟为提前或滞后脉冲信号，第二片时钟为晶振信号。当有脉冲到来时，第一片输出高电平。当下一个晶振时钟到来时被取出，此时关闭控制门，并将第一片触发器清零，此后如果没有脉冲到来，当晶振时钟再次到来时都将输出为零。只有脉冲再次到来，驱动清零端为高，才开始下一次保持过程。d、方波信号发生电路：1）、功能需求：由于MaxPlus2中只能产生周期的方波，所以需要设计电路来产生占空比为1:3、1:5和1:7的矩形波。验证锁相环性能。 2）、电路设计图：图5-4 产生占空比为1:3的方波信号电路图图5-5 产生占空比为1:5的方波信号电路图图5-6 产生占空比为1:7的方波信号电路图3）、设计说明：由于在MaxPlus2中没有占空比为1:3、1:5和1:7的方形波，所以要利用可用的元器件来生成满足要求的信号。可以通过把方波分别通过模4、模6和模8计数器来达到这一目的。在本设计中，利用74LS161来实现这些计数器。e、伪随机序列发生器：1）、功能需求： 将远端信号（方波）转变成伪随机序列，然后从中提取同步信号。2）、电路设计图：图5-7 伪随机序列发生器电路图3）、设计说明：在本设计中，将方波转变成伪随机序列用到74LS194和逻辑异或门、与非门。3、数字锁相环电路注：此图产生的是伪随机序列，如果要产生其他的序列，则把左上角prandom元件改成其他信号发生器即可。每次改变信号发生器需要重新调整SignalClock的频率。图5-8 数字锁相环电路（产生伪随机序列）4、信号源和本地时钟周期设置由于伪随机序列是16个信号源周期才调整一次相位，所以对信号源时钟和本地时钟的精确度要求很高，否则会出现调整额度跟不上15个周期误差大小的情况，所以伪随机序列我们用比较精确的值来进行周期的设置，调整的结果也令人满意。5种信号周期的具体设置数值如表5-1所示。信号周期本地时钟 (ns)90.42245信号源时钟 (us)52.083333表5-1 信号源和本地时钟周期六、实验数据和结果1、仿真波形图a、接收信号为1:1波形图6-1 信号源1:1波形超前状态图6-2 信号源1:1波形超前同步状态图6-3 信号源1:1波形滞后状态图6-4 信号源1:1波形滞后同步状态b、接收信号为1:3波形图6-5 信号源1:3波形超前状态图6-6 信号源1:3波形超前同步状态图6-7 信号源1:3波形滞后状态图6-8 信号源1:3波形滞后同步状态c、接收信号为1:5波形图6-9 信号源1:5波形超前状态图6-10 信号源1:5波形超前同步状态图6-11 信号源1:5波形滞后状态图6-12 信号源1:5波形滞后同步状态d、接收信号为1:7波形图6-13 信号源1:7波形超前状态图6-14 信号源1:7波形超前同步状态图6-15 信号源1:7波形滞后状态图6-16 信号源1:7波形滞后同步状态e、接收信号为伪随机序列图6-17 信号源伪随机序列超前状态图6-18 信号源伪随机序列超前同步状态图6-19 信号源伪随机序列滞后状态图6-20信号源伪随机序列滞后同步状态2、仿真数据a、超前时同步建立时间信号1:11:31:51:7伪随机序列超前相位误差 (us)2010.570.3810开始时间 (ms)0.130.760.760.760.13结束时间 (ms)6.167.6338.882.8349.19同步建立时间 (ms)6.036.8738.122.0749.06表6-1 超前时同步建立时间b、滞后时同步建立时间信号1:11:31:51:7伪