《电工与电子技术》单元10数字电路基础.ppt

DIANGONG YU DIANZI JISHU 高等职业技术教育建筑设备类专业规划教材高等职业技术教育建筑设备类专业规划教材 主 编：李 文 王庆良 副主编：孙全江 韦 宇 主 审：于昆伦 电工与电子技术 下篇 工业电子学 单元10 数字电路基础 1 【知识点】 数制与数码；基本逻辑运算；逻辑函数的表示方法； 基本门电路及集成逻辑门电路的结构、工作原理、真 值表；触发器、计数器的组成，电路输入输出状态的 分析方法。 【能力目标】 掌握数字电路基本知识，理解各种门电路及触发器的 基本工作原理，能够建立简单逻辑电路解决实际问题 。 单元10 数字电路基础 2 单元10 数字电路基础 10.1 10.1 数字电路概述数字电路概述 1 10.2 10.2 基本逻辑门电路基本逻辑门电路 2 10.3 10.3 集成逻辑门电路集成逻辑门电路 3 目 录 10.4 10.4 触发器触发器 4 10.5 10.5 计数器计数器 5 小结小结 6 3 数字电路处理的是数字信号。数字信号与模拟信号不同 ，它是指在时间和幅值上都是离散的信号。也就是说它 们的变化在时间上是不连续的，只发生在一系列离散的 时间上，而数值的大小和每次的增减变化都是某一数量 单位的整数倍。例如刻度尺的读数、数字显示仪表的显 示值及各种电路的输入输出信号等。最常用的数字信号 是用电压的高、低分别表示两个离散数值1和0。 对数字信号进行传输、处理的电子线路称为数字电路。 10.1.1 10.1.1 数字信号与数字电路数字信号与数字电路 10.1 数字电路概述 10.1 数字电路概述 4 10.1.2.1 数制 表示数值大小的各种计数方法称为计数体制，简称数 制。 （1）十进制 十进制是人们十分熟悉的计数体制。它用09十个数 字符号,按照一定的规律排列起来表示数值大小。实际 上任何一个十进制数都可以用一多项式来表示。例如 3657这个数可以写成： 从这个十进制数的表达式中，可以看出十进制的特点 ： 每一位数是09十个数字符号中的一个。 10.1.2 10.1.2 数制和码制数制和码制 10.1 数字电路概述 5 每一个数字符号在不同的数位代表的数值不同。即 使同一数字符号在不同的数位上代表的数值也不同。 各数位1所表示的值称为该位的权，它是10的幂。 十进制计数规律是“逢十进一”，因此，十进制数右 边第一位为个位，记作100；第二位为十位，记作101 ；第三、四、n位依次类推记作102、103、 10n-1。 所以，对于十进制数的任意一个n位的正整数都可以 用下式表示： 式中， 为第 位的系数，它为09十个数字符号中 的某一个数； 为第 位的权； 中下标10表示 N是十进制数。 10.1 数字电路概述 6 （2）二进制 二进制是在数字电路中应用最广泛的计数体制。它只 有0和1两个符号。在数字电路中实现起来比较容易， 只要能区分两种状态的元件即可实现，例如灯泡的亮 与暗，开关的接通与断开等。 二进制采用两个数字符号，所以计数的基数是2。各 位数的权是2的幂，它的计数规律是“逢二进一”。 n位二进制整数 （或 ）的表达式为： 式中 表示二进制数； 为第 位的数，只能取0 和1的任一个； 为第 位的权。 10.1 数字电路概述 7 例10-1 一个二进制数 ，试求对应的 十进制数。 （3）八进制 在八进制数中，有0个数字符号，计数基数为 ，计数规律是“逢八进一”，各位数的权是8的幂。n位 八进制整数 （或 ）表达式为： 例10-2 求八进制数 所对应的十进制数。 10.1 数字电路概述 8 （4）十六进制 在十六进制中，计数基数为16，有十六个数字符号： 0、1、2、3、4、5、6、7、8、9、A、B、C、D、E 、F。计数规律是“逢十六进一”。各位数的权是16的幂 ，n位十六进制数 （或 ）表达式为： 例10-3 求十六进制数 所对应的十进制数 。 十进制0 1 23456789101112131415 二进制 011 0 1 1 10 0 10 1 11 0 11 1 100 0 100 1 101 0 101 1 110 0 110 1 111 0 111 1 八进制0 1 2345671011121314151617 十六进 制 0 1 23456789ABCDEF 表10-1 几种常用数值对照表 10.1 数字电路概述 9 10.1.2.2 不同进制数之间的相互转换 同一个数可以用不同的进位制表示，一个数从一种进 制转换成另一种进制，称为数制转换。 由前面例题可知，只要将二进制、八进制、十六进制 数按各位权展开，并把各位的加权系数相加，即得相 应的十进制数。下现介绍其他数制之间的转换方法。 （1）十进制数转换成二进制数 将十进制数转换成二进制数采用除2取余法（即商余 法），步骤如下： 把给出的十进制数除以2，余数为0或1就是二进制 最低位a0。 把第一步得到的商再除以2，余数即为a1。 以此类推，继续相除，记下余数，直到商为0，最 后余数即为二进制数最高位。 10.1 数字电路概述 10 例10.4 将十进制数 转换成二进制数。 解 即： 10.1 数字电路概述 11 （2）二进制与八进制之间的相互转换 因为三位二进制数正好表示07八个数字，所以一个 二进制数转换成八进制时，只要从最低位开始，每三 位分为一组，每组都对应转换为一位八进制数。若最 后不足三位时，可在前面加0，然后按原来的顺序排 列就得到八进制数。注意分组时以小数点为界，小数 点后不足三位时在最右面加0即可。 例10.5 试将二进制数 转换成八进制数。 解： 即： 反之，如果八进制数转换成二进制数，只要将每位八 进制数写成对应的三位二进制数，按原来的顺序排列 起来即可。 10.1 数字电路概述 12 （3）二进制数与十六进制数之间的相互转换 因为四位二进制数正好可以表示0十六个数字,所 以转换时可以从最低位开始,每四位二进制数分为一组 ,每组对应转换为一位十六进制数。最后不足四位时可 以在前面加0,然后按原来的顺序排列起来即为十六进 制数。注意分组时应以小数点为界，小数点后不足四 位的在右面加0即可。 反之，十六进制数转换成二进制数，可将十六进制数 的每一位，用对应的四位二进制数来表示。 10.1 数字电路概述 13 10.1.2.3 二 十进制（BCD）码 BCD码是用一组四位二进制码来表示一位十进制数的 编码方法。四位二进制码有十六种组合，从中任取十 种组合代表0十个数。因此，四位二进制码可编 制出多种BCD码。常用的编码有以下几种。 8421码：8421码是最常用的一种自然加权BCD码 。其各位的权分别是8、4、2、1，故称为8421码。每 个代码的各位之和就是它所表示的十进制数。 2421码：它们是从高位到低位各位的权分别是2、 4、2、1，故称为2421码。 余三码：这种代码所组成的四位二进制数，正好比 它代表的十进制数多3，故称为余三码。 表10.2为几种常用的二 十进制码。 10.1 数字电路概述 14 84212421(A)2421(B)5421余三码格雷码 10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 20 0 0 10 0 0 10 0 0 10 0 0 10 1 0 00 0 0 1 30 0 1 00 0 1 00 0 1 00 0 1 00 1 0 10 0 1 1 40 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 1 10 1 1 0 50 1 0 10 1 0 11 0 1 11 0 0 01 0 0 00 1 1 1 60 1 1 00 1 1 01 1 0 01 0 0 11 0 0 10 1 0 1 70 1 1 10 1 1 11 1 0 11 0 1 01 0 1 00 1 0 0 81 0 0 01 1 1 01 1 1 01 0 1 1 1 0 1 1 1 1 0 0 91 0 0 11 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 0 0 0 8 4 2 12 4 2 12 4 2 15 4 2 1 表10-2 几种常用的二 十进制码 10.1 数字电路概述 15 二 十进制是介于二进制和十进制之间的计数方法 ，转换非常方便。例如将十进制数369转换成二十 进制（8421码） 即： 反之，二 十进制转换成十进制数，也是采用分组 的方法，自右向左每四个数码为一组，若最后不足四 位可在左边加0。 10.1 数字电路概述 16 逻辑是表示事物的前因后果之间所遵循的规律，即反映事物 的因果关系。表示这种因果关系的数学形式称之为逻辑函数 。例如，二极管的导通和截止、照明电路中开关的闭合与断 开，是事物相互对立又互相联系的两个状态。为了描述这两 个对立的逻辑状态，采用仅有两个取值的变量来表示，称这 种二值变量为逻辑变量。 二值逻辑的基本逻辑关系只有三种：与逻辑、或逻辑和非逻 辑。在逻辑代数中，相应地也有三种基本逻辑运算：“与”运 算、“或”运算和“非”运算。其他的逻辑运算，都是通过这三 种基本运算实现的。 在数字电路中，能够实现逻辑运算的电路就叫逻辑门电路。 因为最基本的逻辑运算可以归结为“与”运算、“或”运算和“非” 运算三种，所以最基本的逻辑门电路就是与门、或门和非门 。 10.2 基本逻辑门电路 10.2 基本逻辑门电路 17 10.2.1.1与逻辑 若决定某一事件的所有条件都具备，这件事才会发生， 否则这件事就不发生，这样的逻辑关系称为“与逻辑”。 例如，图10.1（a）中，只有开关A和B（条件）都闭合 ，灯泡Y（结果）才会亮，只要有一个或两个断开，灯 泡就不会亮，这种逻辑关系，就是与逻辑。其逻辑符号 如图10.1（b）所示。 把A和B两个逻辑变量的全部可以取值及进行运算的全部 可能结果列成表，如表10.3所示，这样的表格称为真值 表。从真值表可以看出，与逻辑输入与输出的关系为： 有0出0，全1出1。其逻辑函数表达式如下： 10.2.1 10.2.1 与逻辑及与门电路与逻辑及与门电路 10.2 基本逻辑门电路 18 图10.1 与逻辑电路和与逻辑符号 （a）逻辑电路；（b）逻辑符号 ABY 000 010 100 111 表10-3 与逻辑真值表 10.2 基本逻辑门电路 19 10.2.1.2 二极管与门 图10.2是二极管与门电路及逻辑符号。图中A、B是输 入信号，Y是输出信号。 图10.2 二极管与门电路及逻辑符号 （a）二极管与门电路；（b）逻辑符号 10.2 基本逻辑门电路 20 10.2 基本逻辑门电路 21 将上述各种输入和输出分析结果列成表格，称为功能 表，见表10-4。由表10-4可知，只有、都是高电平时 ，输出才是高电平，否则就是低电平。即“有低出低， 全高出高”。 UA(V ) UB(V ) UY(V ) UA(V ) UB(V ) UY(V ) 000.7+500.7 0+50.7+5+55.7 表10.4 与门功能表 10.2 基本逻辑门电路 22 对于表10.4，若用0表示低电平，1表示高电平，则根 据上面输入和输出的电平关系，可得二极管与门的真 值表，见表10.5所示。由真值表可知，输出函数Y和 变量A、B之间是与逻辑关系，故称与门。它的输出函 数Y的逻辑表达式为： ABYABY 000100 050111 表10.5 与门真值表 10.2 基本逻辑门电路 23 10.2.2.1 或逻辑 若决定某一事件结果的几个条件中，只要有一个或一 个以上条件具备时，这件事就会发生，否则就不会发 生，这种逻辑关系称为“或逻辑”。其逻辑电路和逻辑 符号如图10.3所示。 图10.3 或逻辑电路和逻辑符号 （a）逻辑电路；（b）逻辑符号 10.2.2 10.2.2 或逻辑及或门电路或逻辑及或门电路 10.2 基本逻辑门电路 24 或逻辑的真值表如表10.6所示，从真值表可以看出， 或逻辑输入与输出关系为：有1出1，全0出0。其逻辑 函数表达式如下： ABY 000 011 101 111 表10.6 或逻辑真值表 10.2 基本逻辑门电路 25 10.2.2.2 或门电路 图10.4为二极管或门电路和逻辑符号。图中A、B是输 入信号，Y是输出信号。 图10.4 二极管或门电路及逻辑符号、波形图 (a) 二极管或门电路；(b) 逻辑符号；(c) 波形图 10.2 基本逻辑门电路 26 由图10.4所示电路，根据输入电平不同的取值，可列 出表10.7所示功能表。由表10.7可知，或门电路具有“ 有高出高，全低出低”的规律。 UA( V) UB( V) UY( V) UA( V) UB( V) UY( V) 00-0.7+50+4.3 0+5+4.3+5+5+4.3 表10.7 或门功能表 10.2 基本逻辑门电路 27 10.2.3.1 非逻辑 如果条件与结果的状态总是相反，则这样的逻辑关系 称为“非逻辑”。如开关闭合则灯暗，而开关打开则灯 亮，其逻辑电路和逻辑符号如图10.5所示。 10.2.3 10.2.3 非逻辑及非门电路非逻辑及非门电路 图10.5 非逻辑电路和逻辑符号 （a）逻辑电路；（b）逻辑符号 10.2 基本逻辑门电路 28 非逻辑的真值表如表10.8所示。其逻辑函数表达式如 下： AY 01 10 （10-7） 表10.8 非逻辑真值表 10.2 基本逻辑门电路 29 10.2.3.2 非门（反相器）电路 图10.6为典型三极管开关电路。 通过设计合理的参数，使三极管只工作在饱和区和截 止区。当输入信号A为低电平0.3V时，三极管截止， 输出Y为高电平VCC；当输入信号A为高电平3V时，三 极管饱和导通，输出Y为低电平0.3V。所以输入和输 出就是反相关系，称为非门或反相器。 图10.6 非门电路、逻辑符号、真值表、波形图 （a）逻辑电路；（b）逻辑符号；（c）真值表；（d）波形图 10.2 基本逻辑门电路 30 10.2.4.1 与非门电路 在二极管与门输出端接一个反相器，就构成如图10.7 所示的与非门电路。由前面对与门和非门的分析可知 与非门的逻辑功能，即“有低出高，全高出低”。真值 表和逻辑符号如图10.7所示。波形图可根据与门和非 门波形图自行画出。 与非门逻辑表达式为： 10.2.4 10.2.4 复合门电路复合门电路 （10.8) 10.2 基本逻辑门电路 31 图10.7 与非门电路、真值表和逻辑符号 （a）逻辑电路；（b）真值表；（c）逻辑符号 10.2 基本逻辑门电路 32 10.2.4.2 或非门电路 在二极管或门的输出端接一个反相器，就构成如图10.8 所示的或非门。由前面对或门和非门的分析可知或非 门的逻辑功能，即“有高出低，全低出高”。真值表和逻 辑符号如图10.8所示。 或非门逻辑表达式为： （10.9) 图10 8或非门电路、 真值表和逻辑符号 （a）逻辑电路；（b）真值表； （c）逻辑符号 10.2 基本逻辑门电路 33 10.3.1.1 电路组成 图10.9为74LS00反相器电路。它由三部分组成。 10.3 集成逻辑门电路 10.3.1 TTL10.3.1 TTL反相器反相器 图10.9 74LS00系列反相器 10.3 集成逻辑门电路 34 输入级：由T1、R1和D5组成。D5为输入保护二极管， 在正常情况下，输入电压 在0.33.6V之间变化， D5始终处于反偏状态，相当于开路；当输入端出现负 向干扰电压时，可以起到抑制作用，即保证输入电平 低于-0.7V时，防止T1发射极电流过大，从而起到保护 作用。 中间级：由T2、R2和R3组成倒相级。从T2集电极和发 射极输出相反的信号。 输出级：由T3、T4、D6和R4组成。这种结构的特点是 降低输出级静态损耗和提高带负载能力。 10.3 集成逻辑门电路 35 10.3.1.2 工作原理 输入端A为低电平0.3V。在图10.9中，T1管发射极为 低电平0.3V时，发射结正向导通，IR1较大， T1的基 极电位被钳位在1V，而T1集电极回路电阻R2和T2的b 、c反相电阻之和，其值非常大，故I很小，即T1处于 深饱和状态，饱和压降为UCE1=0.1V。此时 因此， T2处于截止状态，则IC2=0，IE2=0，T4基极电 位等于0，所以T4也是截止的。由于T2截止， 接近 +VCC，因而使T3和D6处于导通状态，这时输出电平为 即输出为高电平。 V V 10.3 集成逻辑门电路 36 10.3 集成逻辑门电路 37 10.3 集成逻辑门电路 38 TTL与非门电路如图10.10所示。它与图10.9所示反相 器不同的是T1管采用了多发射极三极管。 10.3.2 TTL10.3.2 TTL与非门与非门 图 10-10 TTL与非门 10.3 集成逻辑门电路 39 10.3 集成逻辑门电路 40 图 10-11 多发射极三极管及其等效电路 （a）多发射极三极管 ；（ b）等效电路 10.3 集成逻辑门电路 41 同理，也可以用类似的结构构成TTL或门、或非门、 与或非门、OC门等。这里不再一一介绍。集成门电路 的符号与分立元件门电路完全相同。一般TTL集成电 路的结构如图10-12所示。 图 10-12 一般TTL集成电路结构框图 10.3 集成逻辑门电路 42 由与门、或门、非门等基本逻辑门组成的组合逻辑电 路是没有记忆功能的，在数字电路和计算机系统中， 需要具有记忆和存储功能的逻辑部件，触发器就是组 成这类逻辑部件的基本单元。触发器在某一时刻的输 出不仅和当时的输入状态有关，而且还与在此之前的 电路状态有关。即当输入信号消失后，触发器的状态 被保持（记忆），直到再输入信号后它的状态方可能 变化。因而，触发器和基本逻辑电路、组合逻辑电路 相比较最大的区别是触发器具有记忆功能，通常应用 于将瞬时变化状态转换为恒定状态。 10.4 触发器 10.4 触发器 43 10.4.1.1 电路组成 将两个与非门的输入端与输出端交叉耦合就组成一个 基本RS触发器，如 图10.13(a)所示，其 中 、 是它的两个 输入端，非号表示低 电平触发有效，Q、 是它的两个输出端， 基本RS 触发器的逻 辑符号如图10.13(b) 所示。 10.4.1 10.4.1 基本基本RSRS触发器触发器 图10.13 基本RS触发器 （a）逻辑电路；（b）逻辑符号 10.4 触发器 44 10.4 触发器 45 10.4 触发器 46 综上所述，基本RS触发器的逻辑功能如表10-9所示。 输入信号输出状态 功能说明 Q 0 0不定禁止 0 1 0置0 1 0 1置1 1 1Q保持上一状态（记忆 ） 表10-9 基本RS触发器真值表 10.4 触发器 47 在数字系统中，常由时钟脉冲CP来控制触发器按一定 的节拍同步动作，即在时钟脉冲到来时输入触发信号 才起作用。由时钟脉冲控制的RS触发器称为同步RS 触发器。 10.4.2.1 电路结构 同步RS触发器在基本触发器的基础上增加两个与非门 构成的，电路如图10.14（a）所示。图中G1 、G2门 组成基本RS触发器。G3、G4构成控制门，在时钟脉 冲CP控制下，将输入、的信号传送到基本RS触发器 。 、 不受时钟脉冲控制，可以直接置0、置1，所 以 称为异步置0端， 称为异步置1端。图 10.14(b)为逻辑符号。 10.4.2 10.4.2 同步同步RSRS触发器触发器 10.4 触发器 48 图10.14 同步RS触发器 （a）逻辑电路；（b）逻辑图符号 10.4 触发器 49 10.4.2.2 工作原理 无时钟脉冲作用时（CP0），与非门G3、G4均被封 锁，、输入信号不起作用，触发器维持原状态。有时 钟脉冲输入时（CP1），G3、G4门打开，R、S输 入信号才能分别通过G3、G4门加在基本RS触发器的 输入端，从而使触发器翻转。 同步RS触发器的真值表见表10-10， 表中表示时钟 脉冲作用前触发器的状态，称原状态； 表示时钟脉 冲作用后触发器的状态，称为现状态。表中“X”表示触 发器的状态不定。 10.4 触发器 50 输出状态 时钟脉冲 CP 输入信号 功能说明 RS 0保持、记忆 100保持、记忆 1011置1 1100清0 111不定禁止 表10-10 同步RS触发器真值表 10.4 触发器 51 例10.6 如图10.15中的R和S信号波形，画出同步RS 触发器 和 的波形。 图10.15 同步RS触发器的波形图 10.4 触发器 52 前面介绍的RS触发器存在不确定状态，为了避免不确 定状态，在RS触发器的基础上发展了几种不同逻辑功 能的触发器，常用的有JK、D和T触发器。触发方式 有电平触发、上升沿触发、下降沿触发三种。 10.4.3.1 D触发器及芯片 D触发器只有一个输入端，时钟脉冲未到来时，输入 端D的信号不起任何作用；只有在CP脉冲到来的瞬间 ，输出端 立即变成与输入端D相同的电平，即 D。D触发器真值表如表10.11所示。 10.4.3 10.4.3 触发器逻辑功能概述触发器逻辑功能概述 10.4 触发器 53 10.4 触发器 54 图10.16 表10.12 10.4 触发器 55 图10.16JK触发器逻辑符号及引脚图 （a）JK触发器逻辑符号；（b）JK触发器74LS76引脚图 10.4 触发器 56 10.4 触发器 57 能够对输入脉冲进行计数的电路，称为计数器。计数 器不仅可以用来计数，也可用来定时，分频和进行数 值计算，用途十分广泛，因此几乎任何一个数字系统 都少不了计数器。 计数器种类很多，按贮存数的增减情况可分为加计数 、减计数和可逆计数（可加、可减计数）；按计数进 位制不同，可分为二进制计数器，十进制计数器和其 它进制计数器；按计数器中触发器翻转次序的一致与 否，可分为同步和异步两类。同步计数器计数过程中 需要翻转的触发器同步翻转。异步计数器工作时，需 要翻转的触发器在翻转时间上不一致，是先低位，后 高位。同步计数器的工作速度较异步计数器为快。 10.5 计数器 10.5 计数器 58 加法计数器在计数脉冲作用下，所贮存的数逐次加1 。前面介绍的T触发器（T1时）具有计数功能，即 每来一个计数脉冲，状态就翻转一次，因而可用来计 数。但一只T触发器只能计入一个输入脉冲。设触发 器原状态为0，1个计数脉冲输入，状态翻转为1；两 个计数脉冲输入，状态又翻转成原状态0。显然要计 入两个计数脉冲就必须用两级T触发器。采用两级触 发器最多可计入3个计数脉冲。采用4级触发器，最多 可计入15个计数脉冲。采用n级触发器，最多可计入 2n-1个计数脉冲。 10.5.1 10.5.1 异步二进制加法计数器异步二进制加法计数器 10.5 计数器 59 图10.17是用JK触发器构成的4位异步二进制加法计 数器逻辑图。观察逻辑图可见： 图中4只触发器的JK端都接高电平（在TTL电路中 输入端空置一般默认为输入高电平），因而都是计数 状态， = ；各触发器都是CP脉冲下降沿触发 。 各触发器的CP脉冲各不相同。计数脉冲从最低位 触发器CP端输入。相邻两触发器中，低位触发器的 端接高位触发器的CP端。这样当低位触发器的 端 由1变0时，即产生负跳变时，就使相邻高位触发器发 生翻转，从而实现进位。由于上述电路进位时，是在 低一位触发器翻转以后，高一位再翻转的，故称为异 步计数器。 10.5 计数器 60 图10-17 4位异步二进制加法计数器 10.5 计数器 61 10.5 计数器 62 由波形图可见，输出端Q0、Q1、Q2、Q3分别得到二进 制（对时钟脉冲二分频）、四进制（对时钟脉冲四分 频）、八进制（对时钟脉冲八分频）、十六进制（对 时钟脉冲十六分频）的计数器。 图10.18 4位二进制加法计数器波形图 10.5 计数器 63 图10.19是异步4位二进制减法计数器逻辑图。图中J、 K端省略未画出（J、K都为1）。与图10.17对照可见 ，它们也都是由JK触发器构成，并接成计数形式，而 且都是下降沿触发。区别在于，加法器是以低位的Q端 接相邻高位的CP端，实现进位；而减法器则是以低位 的 端接相邻高位的CP端，实现借位。按二进制减法 法则：110，10101，当低位为1时输入一个 计数脉冲，状态翻转为0， 由0翻为1，因为是正跳 变，高位触发器的状态保持，从而实现1-1=0；当低位 为0时，输入一个计数脉冲，低位Q由0翻为1，而 则 由1翻为0，这是负跳变，该负跳变信号使相邻高位触 发器状态翻转，从而实现了10 101，即实现了借 位。 10.5.2 10.5.2 异步二进制减法计数器异步二进制减法计数器 10.5 计数器 64 图10.19 4位异步二进制减法计数器 10.5 计数器 65 图10-20是4位同步二进制加法计数器逻辑图。 从图中可见，4个触发器的时钟端都接收同一个时钟 脉冲（输入计数脉冲），因此各触发器的翻转动作将 同时进行，所以称同步计数器。然而在计数脉冲下降 沿时刻，各触发器状态是翻转、保持、置0、置1则取 决于各自J、K端状态。 10.5.3 10.5.3 同步二进制计数器同步二进制计数器 10.5 计数器 66 图10.20 同步二进制计数器 10.5 计