《内部资源介绍》PPT课件.ppt

第2章 内部资源介绍 2.1 基本结构 1、引脚 LF240xLF240x系列的系列的DSPDSP芯片中，不同型号芯片芯片中，不同型号芯片 的引脚数是不同的。的引脚数是不同的。 如如LF2407ALF2407A有有144144个引脚，个引脚，LF2406ALF2406A有有100100 个引脚，等等个引脚，等等 。 下面是TMS320LF2407A 引脚封装及其结构图 2.1 基本结构 1、引脚 LF240xLF240x系列的系列的DSPDSP芯片中，不同型号芯片的芯片中，不同型号芯片的 引脚数是不同的。引脚数是不同的。 如如LF2407ALF2407A有有144144个引脚，个引脚，LF2406ALF2406A有有100100个引个引 脚，等等脚，等等 2.1 基本结构 1、引脚 LF240xLF240x系列的系列的DSPDSP芯片中，不同型号芯片的芯片中，不同型号芯片的 引脚数是不同的。引脚数是不同的。 如如LF2407ALF2407A有有144144个引脚，个引脚，LF2406ALF2406A有有100100个引个引 脚，等等脚，等等 各引脚按功能可分为以下各引脚按功能可分为以下8 8部分：表部分：表2.12.92.12.9分类分类 列出了分别列出了列出了分别列出了TMS320LF240xTMS320LF240x各引脚及其功各引脚及其功 能。能。 (1)(1)事件管理器（事件管理器（EVBEVB和和EVBEVB）引脚；）引脚； (2)ADC(2)ADC模数转换器引脚模数转换器引脚 (3)(3)通信模块（通信模块（CAN/SPI/SCICAN/SPI/SCI）引脚；）引脚； (4)(4)外部中断与时钟引脚；外部中断与时钟引脚； (5)(5)地址地址/ /数据及存储器控制信号引脚；数据及存储器控制信号引脚； (6)(6)振荡器振荡器/PLL/FLASH/BOOT/PLL/FLASH/BOOT引导程序及其它引导程序及其它 引脚；引脚； (7)JTAG(7)JTAG仿真测试引脚；仿真测试引脚； (8)(8)电源引脚。电源引脚。 表2.1事件管理器A（EVB）引脚 引脚名称引脚号引脚功能 CAP1/QEP1/IOPA383EVB模块的捕获输 入#1/正交编码 脉冲输入#1/通用IO() CAP2/QEP2/IOPA479EVB模块的捕获输 入#2/正交编码 脉冲输入#2/通用IO() CAP3/IOPA575EVB模块的捕获输 入#3/通用IO() PWM1/IOPA656EVB模块的比较/PWM输出引脚#1/通用IO() PWM2/IOPA754EVB模块的比较/PWM输出引脚#2/通用IO() PWM3/IOPB052EVB模块的比较/PWM输出引脚#3/通用IO() PWM4/IOPB147EVB模块的比较/PWM输出引脚#4/通用IO() PWM5/IOPB244EVB模块的比较/PWM输出引脚#5/通用IO() PWM6/IOPB340EVB模块的比较/PWM输出引脚#6/通用IO() T1PWM/T1CMP/IO PB4 16EVB模块的通用定时器1（TMR1）比较输 出/通用IO() T2PWM/T2CMP/IO PB5 18EVB模块的通用定时器2（TMR2）比较输 出/通用IO() TDIRA/IOPB614通用定时器方向选择 （EVB）/通用IO()；若TDIRA=1，为加 计数，否则为 减计数。 TCLKINA/IOPB737EVB定时器的外部时钟输 入/通用IO()（该定时器也可用内部 时钟 ） 表2.2事件管理器B（EVB）引脚 引脚名称 引脚号引脚功能 CAP4/QEP3/IOPE788EVB模块的捕获输 入#4/正交编码 脉冲输入#3/通用IO() CAP5/QEP4/IOPF081EVB模块的捕获输 入#5/正交编码 脉冲输入#4/通用IO() CAP6/IOPF169EVB模块的捕获输 入#6/通用IO() PWM7/IOPE165EVB模块的比较/PWM输出引脚#7/通用IO() PWM8/IOPE262EVB模块的比较/PWM输出引脚#8/通用IO() PWM9/IOPE359EVB模块的比较/PWM输出引脚#9/通用IO() PWM10/IOPE455EVB模块的比较/PWM输出引脚#10/通用IO() PWM11/IOPE546EVB模块的比较/PWM输出引脚#11/通用IO() PWM12/IOPE638EVB模块的比较/PWM输出引脚#12/通用IO() T3PWM/T3CMP/IOPF 2 8EVB模块的通用定时器3（TMR3）比较输 出/通用IO() T4PWM/T4CMP/IOPF 3 6EVB模块的通用定时器4（TMR4）比较输 出/通用IO() TDIRB/IOPF42通用定时器方向选择 （EVB）/通用IO()；若TDIRB=1，为加 计数，否则为 减计数。 TCLKINB/IOPF5126EVB定时器的外部时钟输 入/通用IO()（该定时器也可用内部 时钟 ） 表2.3 ADC模数转换器引脚 引脚名称引脚号引脚功能 ADCIN00112ADC模拟输入引脚#0 ADCIN01110ADC模拟输入引脚#1 ADCIN02107ADC模拟输入引脚#2 ADCIN03105ADC模拟输入引脚#3 ADCIN04103ADC模拟输入引脚#4 ADCIN05102ADC模拟输入引脚#5 ADCIN06100ADC模拟输入引脚#6 ADCIN0799ADC模拟输入引脚#7 ADCIN08113ADC模拟输入引脚#8 ADCIN09111ADC模拟输入引脚#9 ADCIN10109ADC模拟输入引脚#10 ADCIN11 108 ADC模拟输入引脚#11 ADCIN12106ADC模拟输入引脚#12 ADCIN13104ADC模拟输入引脚#13 ADCIN14101ADC模拟输入引脚#14 ADCIN1598ADC模拟输入引脚#15 VREFHI115ADC模拟输入高电平参考电压输 入端 VREFLO114ADC模拟输入低电平参考电压输 入端 VCCA116ADC模拟供电电压 （3.3V） VSSA117ADC模拟地 表2.4 通信模块（CAN/SPI/SCI）引脚 引脚名称引脚号引脚功能 CANRX/IOPC770CAN接收数据/通用IO() CANTX/IOPC672CAN发送数据/通用IO() SCITXD/IOPPA 0 25SCI发送数据/通用IO() SCIRXD/IOPPA 1 26SCI接收数据/通用IO() SPICLK/IOPC435SPI时钟/通用IO() SPISIMO/IOPC230SPI从动输入主控输出/通用IO() SPISOMI/IOPC332SPI从动输出主控输入/通用IO() SPISTE/IOPC533SPI从动发送使能/通用IO() 表2.5 外部中断与时钟引脚 引脚名称引脚号引脚功能 RS133 控制器复位引脚：当RS为低时，24x控制器终止执行并 使PC=0；当RS拉为高电平时，24x控制器从程序存储器 的0单元开始执行；RS将各寄存器和状态位置0；当WDT 定时时间 溢出时，在RS引脚产生一个系统复位脉冲() PDPINTA7功率驱动 保护中断输入引脚，下降沿有效。该中断有效 时，将EVA模块的PWM输出引脚置为高阻状态。该引 脚可用来监测电 机驱动 或电源逆变器出现的过电压 、 过电 流等故障() XINT1/IOPA223外部中断1/通用IO。XINT1和XINT2都是边沿有效引脚， 其边沿极性可编程() XINT2/ADCSOC/IO PD0 21外部中断2/启动AD转换输 入引脚/通用IO。XINT1和 XINT2都是边沿有效引脚，其边沿极性可编程() CLKOUT/IOPE073时钟输 出/通用IO()。输出时钟为 CPU时钟 或监视 器定 时器时钟 ，由系统控制状态寄存器中的CLKSRC(D14)决 定；当不用于时钟输 出时，就可用作通用IO() PDPINTB137功率驱动 保护中断输入引脚，下降沿有效。该中断有效 时，将EVB模块的PWM输出引脚置为高阻状态。该引 脚可用来监测电 机驱动 或电源逆变器出现的过电压 、 过电 流等故障() 表2.6 JTAG仿真测试引脚 引脚名 称 引脚 号 引脚功能 TRST1 JTAG测试 复位引脚（）。当TRST拉高时，扫描系统控制器的运行； 若该信号引脚未接或为低电平，控制器运行在功能方式，并且测试 复位 信号无效 EMU090 仿真器I/O引脚#0()。当TRST拉高时，该引脚用作来自或到仿真器系统 的中断，通过JTAG扫描可定义为 I/O引脚 EMU1/ OFF 91 仿真器引脚#1()。该引脚可禁止所有输出；当TRST拉高时，该引脚用 作来自或到仿真器系统的中断，通过JTAG扫描可定义为 I/O引脚；当 TRST拉低时，该引脚设定为OFF引脚；当低电平有效时，所有输出引 脚驱动为 高阻态。注意，OFF只用作测试 和仿真，而不用于多处理应用 ，因此对于OFF状态，有TRST=0， EMU0=0， EMU1/OFF=0 TCK135 JTAG测试时钟 引脚() TDI139 JTAG测试 数据输入引脚()。在TCK的上升沿从TDI输入的指令或数据被 锁存到选定的寄存器 TDO142 JTAG扫描输出，测试 数据输出引脚。在TCK的下降沿，选中寄存器中 的指令或数据被移出到TDO引脚（） TMS144 JTAG测试 方式选择 引脚()。该串行控制输入在TCK的上升沿锁存到 TRP控制器中 TMS236 JTAG测试时钟 方式选择 2引脚()。该串行控制输入在TCK的上升沿锁 存到TRP控制器中；仅用于测试 和仿真；在用户应 用中，该引脚不可接 2.2 总线结构 总线结构是各种微处理器芯片的总干道 ，它的性能(响应速度、位宽、负载能 力等)在很大程度上决定了微处理器芯 片的性能。 LF240xLF240x控制器就是采用了多组总线控制器就是采用了多组总线 的结构，的结构，LF240xLF240x系列芯片具有相同系列芯片具有相同 的总线结构，由的总线结构，由6 6条条1616位的内部总线位的内部总线 构成构成 。 其中内部地址总线分为了三条总 线： 程序读地址总线(PAB)，提供访问程序 存储器的地址； 数据读地址总线(DRAB)，提供从数 据存储器读取读取数据的地址； 数据写地址总线DWAB)，提供写 数据存储器的地址。 内部数据总线也对应分为三条总线 ： 程序读数据总线(PRDB)，载有从程序存 储器读取的指令代码、立即数以及表格信 息等，并传送到CPU； 数据读数据总线(DRDB) 将数据存储器的 数据传送到CPU； 数据写数据总线(DWDB)，将处理后的数 据传送到数据存储器和程序存储器。 总线结构有以下特点： 具有分离的程序总线和数据总线，允许CPU同 时访问程序指令和数据存储器； 具有独立的数据读写地址总线（ DBAB/DWAB）和数据读写总线 (DRDB/DWDB)，使得对数据存储器的读、写 访问可在同一机器周期内完成； 分离的程序和数据空间及独立的总线结构，这 种并行机制可以支持CPU在单机器时钟内并行 执行算术、逻辑和位处理操作等。例如，数据 在作乘法时，前面的乘积可以加给ACC，与此 同时，产生个新的地址。 2.3 中央处理单元（CPU ） 所有LF240x系列芯片的CPU结构完全相同。CPU主要包括下列一些 部件； 一个32位的中央算术逻辑单元(CALU)； 一个32位的累加器(ACC)； CALU的输人数据定标移位器(输人移位器)及输出数据定你移位器(输 出移位器)； 一个16位16位的乘法器； 一个乘积定标移位器； 数据地址发生逻辑，其中包括8个辅助寄存器和一个辅助寄存器算术 单元(ARA)； 程序地址发生逻辑； 两个16位的状态寄存器ST0、ST1。 下面分别讨论CPU的其基本组成部分。LF240x的CPU结构框图如图 2.5所示。 2.3.1 CPU状态寄存器 TMS320LF240x系列DSP有两个状态寄存器ST0和 ST1，含有各种状态和控制位，是应用中特别重 要的两个16位的寄存器，其内容可以被保存到数 据存储器或从数据存储器读出加载到ST0和ST1（ 可通过具体指令实现），从而在子程序调用或进 入中断时，实现CPU各种状态的保存。 采用SETC指令和CLRC指令，可将ST0和ST1寄存 器中的每一位置1或清0 2.3.1 CPU状态寄存器 ST0 D15 D13 D12 D11 D10 D9 D8 D0 ARP OV OVM 1 INTM DP ST1 D15 D13 D12 D11 D10 D9 D4 D1D0 ARB CNF TC SXM C 1111 XF 1 1 PM 图2.6 状态寄存器ST0和ST1 状态寄存器ST0中各位对应功能 符号功能 ARB辅助寄存器指针缓冲器：当ARP被装载入ST0时，除 了在LST指令外，原有的ARP值将被复制到ARB中 ；当通过“LST #1”指令装载ARB时，也把相同的 ARB值复制到ARP ARP辅助寄存器指针：ARP选择间 接寻址时，当前的辅 助寄存器AR。当ARP被装载时，原有的ARP值被 复制到ARB寄存器中。在间接寻址时，ARP可由 存储器相关指令改变，也可由LARP、MAR和LST 指令改变。当执行“LST #1”指令时，ARP也可载入 与ARB相同的值 状态寄存器ST0中各位对应功能 符号功能 C 进位位：此位在加法结果产生进位时被置为1，或在减法结果 产生借位时被清0；否则，除了执行带有16位移位的ADD或 SUB指令外，C在加法后被清除或在减法后被设置。在ADD 或SUB指令时，ADD仅可对进 位位进行置位，而SUB仅可 对进 位位进行清除，而不会对进 位位产生其他影响。移位1 位和循环指令也可影响进位位C，并且SETC、CLRC和LST指 令也可影响C。条件转移、调用和返回指令可根据C 的状态 进行执行。复位时C被置1 CNF 片内DARAM配置位：若CNF=0，可配置的双口RAM区被映射到 数据存储空间；若CNF=1，可配置的双口RAM区被映射到程 序存储空间。CNF位可通过“SETC CNF”、“CLRC CNF”和 LST指令修改。RS复位时，CNF置为0 DP数据存储器页指针：9位DP寄存器与一个指令字的低7位一起形 成一个16位直接寻址地址。可通过LST指令和LDP指令对其 修改 状态寄存器ST1中各位对应功能 符号功能 INTM 中断模式位：当INTM被置0时，所有未屏蔽的中断使能；当它被置 1，所有可屏蔽的中断禁止。可通过“SETC INTM”指令和“CLRC INTM”指令将INTM位置1或清0；RS中断也可对INTM进行设置 ；INTM位对不可屏蔽中断RS和NMI中断没有影响；注意INTM 位不受LST指令的影响，复位时该 位置1；在处理可屏蔽中断时 ，该位被置为1 OV 溢出标志位：该位保存一个被锁存的值，用以指示CALU中是否有 溢出发生；一旦发生溢出，OV位保持为1，直到下列条件中的 一个发生时才能被清除复位、溢出时条件转移、无溢出时 条件转移指令或LST指令 OVM 溢出方式位：当位OVM=0时，累加器中结果正常溢出；当OVM=1 时，根据溢出的情况，累加器被设置为它的最大正值或负值 。 SETC指令和CLRC指令分别对该 位进行置位和复位，也可用 LST指令对OVM进行修改 状态寄存器ST1中各位对应功能 符号功能 PM 乘积移位方式：若PM=00，乘法器的32位乘积结果不移位，直接装入 CALU；若PM=01，PREG输出左移一位后载入CALU，最低位LSB以0 填充；若PM=10，PREG输出左移4位后载入CALU，最低位段LSB以0 填充；若PM=11，PREG输出进行符号扩展右移6位。注意，PREG中的 内容是一直保持不变的。当把PREG中的内容传送到CALU单元中时， 发生移位操作。PM可由SPM指令和“LST #1”指令加载。复位时，PM位 清0 SXM 符号扩展方式位：当SXM=1时，数据通过定标移位器传送到累加器时， 将产生符号扩展；当SXM=0时，将抑制符号扩展。SXM位对某些指令 没有影响。例如，ADDS指令将抑制符号扩展，而不管SXM位的状态。 SXM可通过“SETC SXM”指令或“CLRC SXM”指令对其置位或复位，并 且“LST #1”指令将对SXM位进行加载。复位时，SXM置1 TC 测试/控制标志位：在下述情况之一，TC位被置1，即由BIT或BITT指令测 试的位为1。当利用NORM指令测试时 ，累加器的两个最高有效位“异 或”功能为“真”。条件转移、调用和返回指令可根据TC位的条件来执行 。BIT、BITT、CMPR、LST和NORM指令影响TC位 XF XF引脚状态位：该位决定XF引脚的状态。“SETC XF”指令可对位XF进行 置位，而“CLRC XF”指令可对其进行清0。复位时，XF置1 2.4 系统配置寄存器 系统配置寄存器有两个： 系统控制和状态 寄存器 （1）系统控制和状态寄存器SCSR1,映射 到数据存储器空间7018h。 位15： 保留 位14： CLKSRC，CLKOUT引脚输出源选择 0CLKOUT引脚输出CPU时钟； 1CLKOUT引脚输出WDCLK时钟 位13-12：LPM低功耗模式选择，指明在执 行IDLE 指令后进入哪一种低功耗模式。 00进入IDLE1（LPM0）模式； 01进入IDLE2（LPM1）模式； 1x进入HALT （LPM2）模式。 位11-9：PLL时钟预定标选择，对输入时钟 选择倍频 系数。 0004；0012；0101.33；0111； 1000.8；1010.66；1100.57；111 0.5 位8：保留 位7：ADC CLKEN,ADC模块时钟使能控制位 位6：SCICLKEN, SCI模块时钟使能控制位 位5：SPICLKEN, SPI模块时钟使能控制位 位4：CANCLKEN, CAN模块时钟使能控制位 位3：EVBCLKEN, EVB模块时钟使能控制位 位2：EVACLKEN, EVA模块时钟使能控制位 0：禁止模块时钟（节能）；1：使能模块时钟， 且运行 位1：保留 位0：ILLADR, 无效地址检测位 当检测到一个无效地址时，该位被置1，该位需 软件清除，写0即可。初始化时该位写0。 注意:任何无效的地址会导致NMI事件发生。 （2）系统控制和状态寄存器2SCSR2 映射到数据存储器空间7019h 。 位15-7：保留位 位6：I/P QUAL，时钟输入限定，它限定输入到 DSP的 CAP1-6,XINT1-2,ADCSOC以及 PDPINTA*/PDPINTB*引 脚上的信号被正确锁存时，需要的最小脉冲宽度 。脉冲宽度只有达到这个宽度之后，内部的输入 状态才会改变。 0锁存脉冲至少需要5个时钟周期； 1锁存脉冲至少需要11个时钟周期。 如果这些引脚作I/O，则不会使用输入时钟限定电 路。 位5：WD保护位，该位可用软件来禁止WD工作 。只能清除的位，复位后默认1。写1对其清除。 0保护WD，防止WD被软件禁止。 1复位时的默认值 位4：XMIF HI-Z。控制外部存储器接口信号(XMIF) 0：所有XMIF信号处于正常驱动模式(即非高阻态) 1：所有XMIF信号处于高阻态 位3：BOOTEN*（使能位）。这位反映了 BOOTEN*引脚在复位时的状态。 0：使能引导ROM。地址空间0000h-00FFh被片内 引导ROM块占用。禁止用FLASH存储器。 1：禁止引导ROM。TMS320LF2407片内FALSH程 序存储器映射地址范围为0000h一7FFFh。 位2：(微处理器微控制器选择)。这位反映了器 件复位时MP/MC*引脚的状态。 0:器件设置为微控制器方式，程序地址范围从 0000h一7FFFh被映射到片内 1:器件设置为微处理器方式，程序地址范围从 0000h一7FFFh被映射到片外(必须外扩外部存储 器) 位1-0: SRAM的程序/数据空间选择 0 0 地址空间不被映射，该空间被分配到外部存 储器 0 l SARAM 被映射到片内程序空间 1 0 SARAM 被映射到片内数据空间 1 1 SARAM 被映射到片内程序空间，又被映射到 片内数据空间 2.5 存储器和I/O空间 存储器概述 程序存储器 数据存储器 I/O空间 1.存储器概述 可访问的四种独立的选择空间是(共 192K字)： 64K字程序存储器空间，包含要执行的 指令及程序执行时使用的数据。 64K字局部数据存储器空间，保存指令 使用的数据。 64K字的IO空间、用于外设接口，包括 一些片内外设的寄存器。 LF240x系列DSP片内存储器类型 为了加快数据的处理，LF240x系列DSP控制器中包 含了下列大小、存取速度和类型各不相同的的片 内存储器： 双口RAM(DARAM)，每个机器周期可被访问两次 的存储器。 单口RAM (SARAM)，每个机器周期仅能访问一 次的存储器。 闪速存储器F1ash或工厂掩膜ROM。 为了满足设计者对存储空间的更多需求，该系列 的一些芯片还提供了外部存储器接口(EMIF)，用 来实现对外部存储器的访问。 2. 程序存储器 3. 数据存储器 4. I/O空间 2.6 中断系统 中断简介 中断的执行过程 中断向量和中断向量表 CPU中断控制寄存器 外设中断寄存器 中断响应的延时 可屏蔽中断 1.中断简介 两个问题：什么是中断； 中断分类 中断的概念 中断就是CPU对系统发生的某 事件作出的一种反应，CPU暂 停正在执行的程序，保留现场 后自动转去执行相应事件的处 理程序，处理完成后返回断点 ，继续执行被打断的程序。 中断分类 1）软件中断：是由指令（软件）INTR、 NMI和TRAP引起的中断(属于非屏蔽中断) 。 2）硬件中断：是由硬件引起的中断 外部硬件中断：受外部中断引脚信号触发 ； 内部硬件中断：片内外设信号触发， 如：DSP(如A/D变换)。 从CPU处理中断的角度看 可屏蔽中断 LF240x系列DSP可屏蔽中断都是硬件中断 INT1INT6 ，INT1优先级最高 不可屏蔽中断。 总是响应 LF240x的非屏蔽中断包括所有的软件中断 和两种重要的硬件中断（复位中断和不可 屏蔽中断NMI） 2. 中断执行过程 中断扩展模块 CPU提供了6个可屏蔽中断：INT1INT6 ，INT1优先级别最高，依次INT6最低。 LF240x系列DSP采用两级中断处理方法， 通过集中化的中断扩展（PIE）设计使得 LF240x器件能够管理46个可屏蔽中断请求 ，并归于INT1INT6这6个中断级，这46 个中断作为底层中断，INT1INT6作为顶 层中断。 可屏蔽中断处理过 程 在外设配置寄存器中，对每一个外设中断请求都 有一个对应的中断使能位和中断标志位。 当一个引起中断的外设事件发生且相应的中断使 能位置1时，则会产生一个从外设到中断控制器 的中断请求，同时中断优先级的值也被送到中断 控制器。由中断控制器将中断级别高的外设中断 请求送到CPU的INTn端。 中 断 响 应 流 程 中断处理 过程 3. 中断向量和中断向量表 中断向量 中断服务程序的起始地址 每个中断源具有唯一与之对应的中断向量 中断向量表 LF240x系列DSP具有两个中断矢量表 （1）CPU的矢量表用来获取响应CPU中断请求（ INT1INT6）的一级通用中断服务子程序（ GISR）； （2）外设矢量表用来获取响应某一个特定外设事 件的特定中断服务子程序（SISR）。 假中断向量 （0000h ） 4. CPU中断控制寄存器 CPU中断标志寄存器（IFR） CPU中断屏蔽寄存器（IMR） 5. 外设中断寄存器 6. 中断响应延时 7. 可屏蔽外部中断 2.7 复位操作 复位信号实际上是一个不可屏蔽的中断。 当系统收到复位信号后，将复位中断向量 0000h加载到程序计数器PC中。一般情况 下，该处设有一条分支指令，以跳转到主 程序入口上。 系统复位后： CNF0，双口存储器DARAM(B0)分配给数据 空间； INTM1，禁止可屏蔽中断； 系统状态：OV0，XF1，SXM1， PM00，Cl； 全局存储器分配寄存器 GREG00000000； 重复计数器RPTC0； 等待状态的周期设为最大。 2.8 程序控制 程序控制即控制程序的执行顺序，通 常程序是顺序执行的，但有时候程序 必须转移到其他地址，并在新地址处 开始顺序执行那个指令，LF240x支持 调用、返回和中断。 1.程序地址的产生 程序地址产生小结 操作程序源 顺序操作PC（包含程序地址+1） 空周期PAR（包含程序地址） 从子程序返回栈顶（TOS） 从表移动或块移动返回栈底（MSTACK） 转移或调用至指令规定的地址 使用程序读总线 （PRDB）的转移或调 用指令 转移或调用至累加器低位字规定的地 址 使用数据读总线 （DRDB）的累加器低 位字 转移至中断服务子程序 使用程序读总线 （PRDB）的中断向量 存储单元 2. 堆栈 LF240x系