[计算机硬件及网络]MIPS处理器.doc

MIPS64架构MIPS64架构刷新了64位MIPS-Based嵌入式处理器的性能标准。它代表着下一代高性能MIPS处理器的基础，并兼容MIPS32 32位架构。MIPS架构拥有强大的指令集、从32位到64位的可扩展性、广泛可获得的软件开发工具以及众多MIPS科技公司授权厂商的支持，是领先的嵌入式架构。MIPS64架构是以前的MIPS IV 和 MIPS V指令集架构(ISA)的扩展集，整合了专门用于嵌入式应用的功能强大的新指令，以及以往在R4000 和 R5000 MIPS 处理器中执行的已经验证的存储器管理和特权模式控制机制。通过整合强大的新功能、标准化特权模式指令、支持前代ISA，以及提供从MIPS32架构升级的路径，MIPS64架构为未来基于MIPS处理器的开发提供了一个坚实的高性能基础。 MIPS64架构基于一种固定长度的定期编码指令集，并采用导入/存储(load/store)数据模型。经改进，这种架构可支持高级语言的优化执行。其算术和逻辑运算采用三个操作数的形式，允许编译器优化复杂的表达式。此外，它还带有32个通用寄存器，让编译器能够通过保持对寄存器内数据的频繁存取进一步优化代码的生成性能。 这种架构从R4000 / R5000 类 处理器衍生出特权模式异常处理和存储器管理功能。它采用一组寄存器来反映缓存器、MMU、TLB及各个内核中实现的其它特权功能的配置。MIPS32架构的兼容模式让32位代码无需修改即可在MIPS64上运行。通过提供后向兼容性、对特权模式和存储器管理进行标准化，并经由配置寄存器提供信息，MIPS64架构能够使实时操作系统和应用代码同时被执行，并在MIPS32 和MIPS64处理器系列的各个产品之间复用。 高性能缓存器及存储器管理方案的灵活性仍继续成为MIPS架构的一大优势。MIPS64架构利用定义良好的缓存控制选项功能进一步扩展了这种优势。指令和数据缓存器的大小可以从256 byte到4Mbyte。数据缓存可采用回写或直写策略。无缓存也是可选配置。存储器管理机制可以采用TLB 或块地址转换 (BAT)策略。利用TLB，MIPS64架构可满足Windows CE 和Linux的存储器管理要求。 由于增加了数据流和断言操作(predicated operations)，可满足嵌入式市场不断增长的计算需求。条件数据移动和数据预取指令被标准化，以提高通信及多媒体应用的系统级数据吞吐量。 固定浮点DSP型指令可进一步增强多媒体处理能力。这些以前只有在某些64位MIPS处理器上才使用的指令，包括乘法(MUL)、乘加(MADD)、乘减(MSUB)和“前导计数(count leading) 0s/1s”，在处理音频、视频和多媒体等数据流时，无需在系统中增加额外的DSP硬件即可提供更高的性能。 功能强大的64位浮点寄存器和执行单元可加快某些任务的执行速度，比如一些DSP算法的处理、图形操作的实时计算。双单精度指令(Paired-Single instruction)在一个64位寄存器中装入了两个32位浮点操作数，从而实现单指令多数据操作(SIMD)。这种方法的执行速度是传统32位浮点单元的两倍。浮点操作可选择软件仿真。MIPS64架构兼具32位和64位寻址模式，同时采用64位数据工作。这样一来，无需额外的存储器进行64位寻址就能获得64位数据的优势。为了便于从32位系列的移植，该架构还带有32位兼容模式，在这种模式中，所有寄存器和地址都是32位宽，MIPS32架构中出现的所有指令都被执行。 概况 特性 规格 资源 1991年，世界上第一个64位CPU面世 一个被强有力支持的软件生态系统逐渐形成并发展，可支持不同的市场领域 广泛用于多个市场SOHO网络、办公室自动化、网络/电信基础设施等等 64位地址空间，可实现超大存储器系统 64位寄存器，可实现更大存储器带宽 无缝MIPS32操作无需在32位处理和64位处理之间进行模式切换 固定长度的32位指令，便于指令解码 32 x 64位通用寄存器文件；可选映像寄存器(shadow register)组 强大的导入/存储RISC指令集，包括采用大多数格式的3操作数指令 (3个寄存器，2 个寄存器 + 立即操作数)，分支/跳转选项，以及延迟跳转指令 无整数条件码，更易于超标量实现 高达64位的虚拟地址空间；高达59位的实际地址空间 单寻址模式，可提高频率，简化实现 支持8位、16位、32位和64位变量 堆栈操作的灵活软件管理 页表移动的灵活软件管理 整数乘法、除法支持 可选单/双精度浮点支持 32个64位浮点寄存器 延迟分支，有助于高效编码 完全支持Big-Endian 和 Little-Endian系统 完全兼容MIPS I 和 MIPS II ISA 引入条件移动指令和数据预取指令，增强性能 标准化DSP操作：乘法(MUL)、乘加(MADD)和前导计数0/1s (CLZ/O) 完全兼容MIPS IV 和 MIPS V ISA 可选存储器管理单元(MMU)，具有 TLB 或 BAT地址转换机制 可编程页面大小 页表移动(Page Table walk)的灵活软件管理 可选缓存器： 指令和/或数据缓存选择 回写或直写数据缓存选择 虚拟或实际寻址 增强型JTAG (EJTAG) 支持非侵入式调试概述MIPS 架构是目前得到最广泛支持的处理器架构之一，它带有由业界标准工具、软件和服务组成的广泛的基础设施，有助于确保迅速实现可靠且具成本效益的 SoC 设计。MIPS 科技致力于以显著的成本优势为全球的半导体公司、ASIC 开发商和系统 OEM 厂商提供范围最广泛的低功耗、高性能处理器内核。MIPS拥有获奖的嵌入式微处理器内核、指令集架构和系统控制器，并整合有一系列完整的软件和系统级调试工具，可提供应对不断变化的市场要求的最大灵活性和便利性:高性能、低功耗、低芯片成本和快速上市。 处理器内核 能够提供高性能、低功耗和小尺寸优势，且能力范围最广泛的32位和64位可综合硬核。 架构 可授权的、具有高扩展性的MIPS32 和 MIPS64架构能够针对特定应用要求实现最优化的解决方案，同时可充分利用广泛范围的业界标准工具和软件。 工具及软件包括MIPS Navigator ICS (集成元件套件) 在内的软件工具支持所有MIPS32 与 MIPS64 处理器内核 ，并能与CodeSourcery公司为MIPS优化的SG+ GNU-based Toolchain工具链完全集成，从而提供了一个完整的开发环境和一套丰富的、易于安装和使用的软件程序。MIPS还提供有用于先进的调试和分析的各种插件。对于JTAG-based调试，MIPS提供有System Navigator JTAG探针系列。这些器件支持任何MIPS-Based设计的调试。MIPS System Navigator probes探针支持目前所有MIPS32 和 MIPS64处理器，包括4K与 4KE内核到最新的74K 与 1004K内核。MIPS科技还与生态系统合作伙伴广泛合作，帮助各大公司实现同类最佳工具和操作系统，比如Express Logic、Green Hills Software、微软、MontaVista Software 和 Wind River Systems。架构希望能从处理器IP获得最大灵活性的微处理器开发人员，可采用业界标准MIPS架构解决方案，這是業界唯一作为标准产品授权的架构IP。MIPS架构20年多前由斯坦福大学开发，是一种简洁、优化、具有高度扩展性的 RICS 架构。它的基本特点是：包含大量的寄存器、指令数和字符、可视的管道延时时隙，这些特性使 MIPS 架构能够提供最高的每平方毫米性能和当今 SoC 设计中最低的能耗。MIPS架构产品包括： MIPS32 和 MIPS64指令集架构，可以无缝兼容，便于客户从旧代到新代的移植，同时能够保护现有软件的投资。 特定应用扩展(Application Specific Extension，ASE)，可提升特定类型应用的性能，其包括： 业界标准MIPS32 和 MIPS64架构的MIPS DSP ASE信号处理扩展，能够提升客户SoC的媒体性能。 SmartMIPS ASE，可在智能卡及其它安全数据应用中实现前所未有的安全性。 MIPS16e 代码压缩 ASE，能减少多达40%的存储器使用量。 MIPS-3D ASE，可在数字娱乐和多媒体产品中实现高性能三维图像处理的一种具成本效益的解决方案。此外，MIPS架构是目前得到最广泛支持的处理器架构之一，它带有由业界标准工具、软件和服务组成的广泛的基础设施，有助于确保迅速、可靠且具成本效益的开发。处理器內核 MIPS科技可提供业界最广泛的低功率、高性能嵌入式微处理器内核，并已被全球数亿台产品所采用。MIPS科技致力于开发可满足每个设计独特需求的处理器内核，从入门级到业界最高性能的内核都涵盖在内。MIPS瞄准可推动下一代嵌入式设计发展的高成长市场，包括数字消费类应用，并已在移动应用、宽带接入、网络、以及高端通信等市场拥有日益增长的影响力。 MIPS科技于2012年5月发布了新款Aptiv处理器内核。Aptiv内核包含三个处理器系列，可满足入门级、中端和高端内核解决方案的广泛应用需求。每个系列可提供同类产品的顶级Coremark性能，并能以优异的芯片面积和功率效率实现高性能。更多有关新款Aptiv处理器内核的信息请见以下内容，或点击这里。 除了32位架构处理器，MIPS也是64位处理器的领导者。1991年推出的全球首款64位微处理器R4000，就是采用MIPS架构。后续采用MIPS64 架构的设计都已获得显着进展，并有多家MIPS架构授权客户持续创新，成功开发出64位处理器。Classic核心32位和64位内核MIPS科技公司拥有业界最广泛的低功耗、高性能嵌入式微处理器，为全球数以千万计的产品提供支持。从入门级到业界一些最高性能内核，该公司针对每一种特定设计需求开发处理器内核。MIPS瞄准快速增长的市场，为下一代嵌入式设计铺平道路，包括新兴的宽带接入、创新性数字消费和网路，以及最尖端的通信。 64位内核全球首款以MIPS架构为基础的64位微处理器R4000是于1991年问世的。之后，采用MIPS64架构的设计逐渐得到市场认可，多家MIPS架构授权客户亦持续创新和开发64位处理器，并获得极大的成功。 过去十年来，MIPS科技一直专注于提供MIPS32-based、完全可综合处理器核心IP产品。然而，在网络、数字家庭和移动市场的软件和应用程序复杂度日益提升，以及客户需求的推动下，MIPS最近宣布了内部计画代号为Prodigy的下一代可授权处理器内核IP。MIPS32 1074K在新的用户使用和交互模式的推动下，家庭娱乐消费产品正在快速增长中。从传统的利用PC或笔记本电脑上网的方式延伸，网络连接技术已开始渗入数字家庭产品中。家中的平板电视现已成为多种网络媒体和内容的门户，并能实现诸如与家人和朋友进行视频聊天等更多样化的服务。 这些全新的使用模式革新了传统的数字家庭产品，因此它们所运行的底层平台需要新的性能水平才能适应这样的转变。为克服这种先进性能挑战，MIPS科技推出了最新的一致多处理器IP产品，即新款MIPS32 1074K一致处理系统(CPS)。1074K CPS为MIPS科技的可授权处理器IP产品组合设立了新的性能标准，其性能超过15,000 CoreMark，在40纳米、1.5 GHz的最差情况下，最高可达到12,000 DMIPS。1074K CPS是一款完全可综合多核IP，它采用商业化、非定制的标准单元和内存，可达到高频频率。利用1074K CPS可轻松实现超高性能的多核系统，并在特定功能配置方面拥有最大灵活性，同时还能在不同的晶圆代工厂、工艺节点和几何尺寸之间进行移植。 1074K CPS基于两项高性能技术的结合将一致多处理的超纯量、无序(OoO) MIPS32 74K处理器做为基本CPU。74K采用多指令执行(multi-issue)、15级OoO架构，现已量产，并有多家客户将其用在数字电视、机顶盒和各种家庭网络应用中。其已广泛用于联网数字家庭产品。针对这种日益增长的市场趋势，为进一步优化该内核，MIPS科技最近增强了74K内核，使它在JavaScript和网络应用方面的性能提升30%之多。1074K CPS以74K为核心，是现今高性能SoC设计的理想平台，并具有未来进一步提升性能的空间。 概况 特性 规格 资源 与晶圆厂工艺无关的完全可综合、多处理器IP，能以商业化、非定制标准单元和内存支持超高频率 高速缓存一致多处理系统，最多可支持4个内核配置 采用15级超标量OoO 74K系列内核的增强版为基本CPU，是联网消费产品和高集成度家用网关的理想高性能多处理平台 相比稍早发布的74K内核RTL，可使JavaScript和联网应用的每内核性能提升20-30% 拥有广泛的应用软件和操作系统生态系统支持一个完整的一致多处理系统，包括： 1到4个1074K“基本”内核 1074K基本内核=带15级管线的74K超标量无序高性能处理器，以及可与一致性管理单元相连接的高速缓存一致性结构 一致管理(CM)单元 高吞吐量的一致性架构，可内部支持关键数据路径上256位带宽的总线，以及连接L2缓存和SoC实现方案中其它系统逻辑的外部读取数据接口 I/O 一致单元 (IOCU) 硬件加速I/O一致性，卸载CPU上的软件执行开销 集群功率控制器(CPC) 多核功率门控、频率门控和复位管理 全局中断控制器(GIC) 系统和处理器间中断控制器 EJTAG/PDtraceTM模块，用于整个一致系统的先进调试/跟踪浮点单元(FPU) MIPS 32 1074Kf内核版本的每个内核均带有IEEE 754-兼容FPU，可与MIPS 64位 FPU架构兼容 支援单和双精度数据类型 每个内核中，循序(in-order)、双指令执行(dual-issue)管线与整数管线分离一致管理(CM)单元 采用MESI协议来管理一致性 支持以下特性，可最大化多核集群的吞吐量： 关键内部数据路径上256位带宽的读取总线(每个内核与CM间有4倍总线宽度) 从CM到L2缓存直至系统互连的256位带宽读取接口 通过L1缓存到缓存传输、推测性读取外部存储器以及全局化高速缓存操作来提高性能 全局配置寄存器(GCR)，用于配置/控制CM方案集群功率控制器(CPC) 通过关断以及利用时钟频率或电压岛控制启动一致处理系统中的一个或多个内核，可提供具有高度可扩展性的性能/功率管理 能与不同电源域中的每个内核一起运作I/O 一致单元 (IOCU) 连接非一致I/O外设传输，实现事务一致 支持每事务属性，可探测L1高速缓存、L1+L2高速缓存，或非一致事务，以及I/O优先级全局中断控制器(GIC) 支持系统级中断和处理器间中断 向特定内核或VPE发送中断信号 可配置#系统中断 (多达256个) 开发工具 MIPS Navigator ICS 集成开发环境（IDE）、软件套件、周期准确和指令准确仿真模型、EJTAG以及PDtrace探针 专为MIPS而优化的CodeSourcery - SG+ 工具链基本内核：1074Kf (with FPU)1074Kf (with FPU)配置：双核双核工艺：40nm G (TSMC)40nm G (TSMC)单元库：TSMC 12 track, SVtTSMC 12 track, MVt/OD频率： 1.2 GHz 1.5 GHz 功率：0.36 mW/MHz0.43 mW/MHz面积：4.1 mm24.1 mm2上述数据均为针对速度优化的结果(如需要可提供针对面积和功率优化的规格参数)上述数据为采用TSMC的免费标准单元和Dolphin的内存所获得；提到的速度为包含信号完整性分析和10% OCV以及25 ps时钟频率抖动生产余量的最差情况。 注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商，以及工艺和单元库。 双核配置：2个内核+具有硬件IO一致性的一致管理单元。每个内核都配置有32K/32K缓存、32 表项双 TLB、以及硬件浮点单元。Boot-CPS： 1004K/1074K CPS启动代码范例MIPS32 1074K 一致处理系统数据手册MIPS32 1074K CPU 系列软件使用手册MIPS32 1004KMIPS32 1004K同步处理系统(CPS)是业界首款多线程多处理器IP内核。同步多核架构中每一个内核都整合了多线程，这使得1004K 多处理器在性能上超越了基于单线程处理器内核的多核系统。这种性能提升于硬件和软件基本上都是“免费的”，因为较之普通的SoC设计，各个内核中的额外硬件线程的尺寸极小，而且多线程采用了相同的支持对称多处理(SMP)的操作系统和软件编程模型来作为同步多核平台。1004K同步处理系统集成了4个多线程内核，这些内核通过同步管理单元连接，以维持每个CPU中L1高速缓存的同步性。该系统包含一个可选模块，可为I/O外设提供数据传输一致性，从而卸载一般作为操作系统的一部分以软件运行的I/O一致方案，实现性能的提升。 这个同步处理系统还带有一个全局中断控制器，能支持多达256个中断，并把这些中断分配到各个内核，乃至每个内核中的硬件线程上。整个系统可与MIPS L2高速缓存控制器(可单独提供)一起工作，并经由一个256位扩展宽接口与同步管理单元连接，以实现同步系统和L2高速缓存之间的吞吐量最优化。系统还带有一个EJTAG和一个“同步性感知(coherence -aware)”PDtrace (程序和数据跟踪)模块，可通过开发工具在系统的每个CPU内核和同步单元中提供同步可视化。 1004K CPS 最初提供两个版本：采用整数内核的1004Kc 和每个内核都带一个浮点单元的1004Kf。 概况 特性 规格 资源 一个采用多线程，性能超越传统多处理器解决方案的同步多处理器系统 最多可集成4个多线程CPU内核，每个内核带2个硬件线程/内核 多线程补足多核 以最小的硅成本增加充分发挥SMP操作系统和编程模型的优势 硬件I/O 同步性 省却CPU软件执行I/O同步性的开销 内核和系统级的配置和可扩展性，可处理广大范围的价格/性能实现点，获得最佳产品实现方案 可授权IP内核 促进业界的广泛采纳一个完整的同步多处理系统，包括： 1到4个1004K多线程“基本”内核(多达8个硬件线程) 同步管理(CM)单元 系统的“粘合剂”，用于管理内核和I/O之间的同步运作 I/O 同步单元 (IOCU) 该硬件模块可省却在CPU上软件执行I/O同步性的开销 全局中断控制器(GIC) 系统和处理器间中断控制器 连接L2高速缓存控制器的256位扩展接口(可单独提供) EJTAG/PDtraceTM模块，用于整个同步系统的高级调试/跟踪1004K基本内核 9级管线，每内核性能超过1.5 DMIPS/MHz 每个内核都支持单或双线程操作 采用虚拟处理元件(VPE)来实现硬件多线程 提供整数(1004Kc)和浮点(1004Kf)版本 支持MIPS32 DSP ASE Revision 1修订版 同步性端口带有用于后台同步性检测的重复数据高速缓存标记 设计期间可配置性，可对指令和数据TLB(转换后备缓冲区)、高速缓存、中间结果暂存RAM及其它选项进行选用及大小排列浮点单元(FPU) IEEE 754-兼容FPU，兼容MIPS 64位 FPU架构(仅1004Kf 版本) 支持单和双精度数据类型 循序(in-order)、双指令执行(dual-issue)管线与整数管线分离同步管理(CM)单元 采用MESI协议管理同步性 工作时钟与CPU相同(1:1)，实现性能最大化 256位扩展接口，实现L2高速缓存控制器(可选项)吞吐量最大化 通过L1缓存到缓存传输、推测性读取外存储器以及全局化高速缓存操作来提高性能 全局配置寄存器(GCR)，用于配置/控制CM方案I/O 同步单元 (IOCU) 可选用 连接非同步I/O外设传输，实现事务同步性 支持每事务属性，以探测L1高速缓存、L1+L2高速缓存，或非同步事务，以及I/O优先级全局中断控制器(GIC) 可选用 支持系统级中断和处理器间中断 向特定内核或VPE发送中断信号 可配置#系统中断 (多达256个)开发工具 MIPS Navigator ICS IDE、软件工具箱、MIPSsim、EJTAG和PDtrace探针 专为MIPS优化的CodeSourcery - SG+ 工具链频率 (MHz)800 (最坏情况)总面积 *4.2mm2性能1.5/内核 DMIPS/MHz 工艺TSMC 65GP注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺以及单元库。 上面提到的速度是PTSI，不包含OCV、时钟抖动或设计余量 *配置：2个内核，每个内核都包含有2个线程和32KB 指令/数据高速缓存、同步管理器(CM)，以及全局中断控制器(GIC)。MIPS32 74KMIPS32 74K内核系列是业界首款采用行业标准库和EDA流程实现的超过1GHz的完全可综合处理器。74K内核系列基于MIPS最新的带无序指令分配 (out-of-order instruction dispatch)的超标量微架构。这种创新的嵌入式微架构还整合了MIPS DSP 专用扩展(Application Specific Extension，ASE) Rev2。这些指令，结合一个双指令执行(dual-issue)74K微架构，相比利用前代架构中的DSP ASE实现的RISC，信号处理性能可提高60%之多。74K系列的特点在于能够为高性能SoC设计提供所有基本优势，同时显著降低总芯片面积、成本和功耗。74K内核系列得到一套功能强大的软件开发工具、MIPS DSP库以及第三方DSP应用网络的支持。SoC设计人员因此能够在专一的设计环境下工作，可把DSP功能性移植到74K内核上，从而大幅度降低系统成本。该内核IP有两种版本，即带浮点单元支持的74Kf内核，和没有浮点单元支持的74Kc内核。 概况 特性 规格 资源 一个采用15级不对称双指令执行(dual-issue)管线和无序指令分配/完成的完全可综合设计，可为SoC开发人员提供在不同工艺上进行设计移植所需的全部灵活性，并加快上市速度。 74K系列提供有两种版本 - 74Kc (标准版本) 和 74Kf (带高性能浮点单元)。 标准OCP总线接口提供对现有24K、24KE 和 34K内核的后向兼容性。 拥有一个丰富的第三方软件及调试工具生态系统，并得到MIPS科技公司的软件与工具的支持。 Cadence、Magma 和 Synopsys设计工具均可提供后端EDA流程支持架构 带无序指令分配/完成的超标量不对称双指令执行管线 支持MIPS32 DSP ASE Revision 2版本 128位宽度存取的指令高速缓存和64位或128位宽度存取的数据高速缓存 每周期最多可取4个指令 使用了3个256表项(256-entry)分支历史表(BHT)和8表项回程预测堆栈(return prediction stack)的组合式先进分支预测器 CorExtend用户定义指令集扩展 乘法/除法单元，支持每时钟周期一次32/32乘法的最大指令发送速度 通过采用精细粒度、模块级和顶级(Top Level)时钟门控技术实现低功耗 MIPS16e代码压缩 EJTAG 调试 3.2 接口和PDtrace程序及数据跟踪浮点单元(FPU) IEEE 754-兼容FPU，兼容MIPS 64位 FPU架构(仅74Kf型号) 支持单和双精度数据类型 循序(in-order)、双指令执行(dual-issue)管线与整数管线分离总线接口单元 32位地址和64位数据的OCP version 2.1接口 OCP version 2.1接口以1、1.5、2、2.5、3、3.5、4, 5或10的内核/总线时钟比例运行可编程MMU 16/32/48/64 双表项、双端口TLB 由指令和数据MMU 共享 4表项 ITLB (4KB、1MB页面大小) 可选的简单固定映射转换(FMT)机制可编程高速缓存的大小 I-高速缓存(0-64KB) 和 D-高速缓存(0-64KB) 大小可配置 带回写和直写支持的4路集关联(set-associative)高速缓存 32-byte大小的高速缓存管线(cache line) 数据中间结果暂存RAM支持(4KB-1MB) 前端L2高速缓存扩展开发工具 MIPS Navigator ICS IDE、软件工具箱、MIPSsim、EJTAG和PDtrace探针 专为MIPS优化的CodeSourcery - SG+工具链 工艺 65nm GP频率1.11 GHz (最坏情况)性能2.0 DMIPS/MHz功率0.65 mW/MHz 内核面积1.7mm2 (仅内核， 已完成布局布线)总芯片面积2.5mm2 (包括内核和高速缓存) *上述数据为针对速度优化的结果(如需要可提供针对面积和功率优化的规格参数) * 上述数据为采用TSMC免费标准单元和Dolphin存储器获得；提到的速度包含信号完整性分析。 注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺及单元库。配置：32K/32K 高速缓存，32表项双TLB，无中间结果暂存器MIPS32 74K Core 简览MIPS32 74K 内核系列在架构方面的优势 (.pdf)MIPS32 74Kc 处理器内核数据手册(.pdf)MIPS32 74Kf处理器内核数据手册(.pdf)MIPS32 74K 内核系列的编程 (.pdf)针对DSP 应用的 MIPS 74K 内核系列编程 (.pdf)MIPS32 74K 处理器内核系列软件用户手册(.pdf)74K BDTi DSP 白皮书(.pdf)MIPS32 34KMIPS32 34K内核系列是专门针对嵌入式应用而设计的MIPS MT ASE革命性多线程实现方案。34K内核能够并行处理多个软件线程，屏蔽存储器延时的影响，即时实现20-40%的性能提升和成本节省，而芯片尺寸增加却非常有限。34K内核系列还使用户能够为实时任务分配专用处理带宽，从而满足嵌入式应用的实时要求。 概况 特性 规格 资源 更低的系统成本更高的应用吞吐量可以把多个功能整合在单个34K内核上，同时保护现有软件投资。 设计灵活性 34K内核可与最多两个VPE(虚拟处理元件)和9个TC(线程环境)进行配置，以实现最终的设计灵活性。根据应用的不同，34K内核可在两个VPE上执行对称多处理。或者，每个VPE也可以单独运行不同的操作系统。 加快上市速度有一个丰富的第三方工具和软件环境支持34K内核系列。MIPS32架构 9级管线 32位地址 64位高速缓存和外部接口数据通道MIPS MT ASE 支持多达2个VPE和9个TC 策略管理器实现QoS调度 线程间通信存储器在TC间进行高效的消息和数据传输MIPS DSP ASE 3对额外的Hi/Lo累加寄存器 小数数据类型(Q15, Q31) 饱和运算 SIMD指令可以同时执行2个16b 或 4个8b运算浮点单元(FPU) 提供内核浮点版本 IEEE 标准754兼容，支持单和双精度计算 包含32个64位寄存器，能以更低的加载/存储开销实现更多的操作可编程存储器管理单元(MMU) 每VPE 16/32/64 双表项JTLB JTLB通过软件控制可共享 4-9表项MT最优化ITLB；8表项 DTLB 可选的简单固定映射转换(FMT)机制可编程L1高速缓存的大小 可分别配置的指令缓存和数据缓存，大小为0/8/16/32/64KB 4路集关联(set-associative) 最多9个待执行负载 回写和直写支持 高速缓存排列锁定支持/li 中间结果暂存RAM(SPRAM)支持 指令和数据分别采用单独的RAM 两个用于外部DMA的64位OCP接口总线接口单元(BIU) 32位地址和64位数据的OCP version 2.1接口 OCP 接口以1、1.5、2、2.5、3、3.5、4, 5或10的内核/总线时钟比例运行乘法/ 除法单元(MDU) 每时钟周期一次的3232乘法速度协处理器2接口 64位用户设计协处理器接口 可选线程支持CorExtend 在构建时允许用户自行为内核定义和增加指令功率控制 最小频率：0 MHz 省电模式(自动程序控制) 软件控制时钟除法器 精细粒度时钟门控的广泛运用EJTAG 调试 支持单步进 指令地址和数据地址/值断点 TAP(测试访问端口)控制器可链接多CPU调试 PC、数据地址和数据值压缩跟踪 (PDtrace)MIPS16e代码压缩 存储器要求降低40%之多工艺 65nm G频率 (MHz)704 (最坏情况)内核面积 (mm2)1.02(仅内核，从完全版图GDSII 数据库提取)功率 (mW/MHz)0.24 (仅内核) 注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺以及单元库。MIPS32 34K Core 简览TC: 线程环境(Thread Context) MIPS32架构的用户状态。 VPE: 虚拟处理元件(Virtual Processing Element) MIPS32架构的OS唯一可视状态。 34Kc 内核: 执行MIPS MT 和 DSP ASE的基本内核。34Kf 内核: 增加了完全兼容IEEE 754 规范的硬件浮点支持。34K Pro 内核: 34Kc Pro 和 34Kf Pro 内核具有CorExtend功能。MIPS32 34K 处理器内核系列软件用户手册(.pdf)MIPS32 34Kc处理器内核数据手册(.pdf)MIPS32 34Kf处理器内核数据手册(.pdf)MIPS MT 工作原理(.pdf)MIPS32 34K内核系列的编程(.pdf)MIPS32 24K24K系列利用了嵌入式行业性能最高的32位内核，同时最大限度地缩短了设计时间并降低了产品成本。来自一些业界领先公司的定制化SoC设计方法、开放内核协议(OCP)互连结构、标准库和片上存储器可确保基于24K内核的产品能够快速、轻松且高效地推向市场。24K系列的设计目标是支持图形、Java和严苛代码等方面的工作，具有超快乘法能力、智能高速缓存、浮点支持和CorExtend功能，其中CorExtend可使用户通过自行定义和增加指令，充分提高应用性能。24K系列是数字电视和交互式电视、机顶盒、DVD及其它性能驱动(performance-driven)应用产品的理想解决方案。 概况 特性 规格 资源 24K 内核系列具有8级管线，在90nm工艺条件下最大时钟频率超过600 MHz，能为SoC设计人员提供充足的性能余量，以满足利用软件灵活性而非呆板固定的硬件来实现更多功能以及未来升级所需，从而降低产品成本，加快上市速度。 Cadence、Synopsys、Magma 和其它 EDA行业领先公司都可提供支持，通过联合开发定制化SoC设计方法，帮助最大限度地缩短设计时间，并提供一条成熟可行的芯片设计途径，从而把高性能低功率24K内核与先进的内核强化技术结合起来。 24K内核对基于OCP ()的内核接口都进行了标准化，使标准SoC IP十分易于复用，故而能够加快上市速度。现在，通过常用片上接口很容易就能集成存储控制器、总线互连和其它标准化外设。 这种高度可扩展24K微架构可实现业界标准MIPS32 Release 2架构，具有增强位字段操作、降低中断延时和增强高速缓存控制等功能。 有一个丰富的第三方工具和软件环境支持24K内核系列32位 MIPS32架构 8级管线 32位地址 向量中断，外部中断控制器支持 GPR映像寄存器(可选，可以另外增加一个或三个映像，以把中断处理器的延时降至最小) 浮点单元(FPU) 提供内核浮点版本 IEEE 标准754兼容，支持单和双精度计算 包含32个64位寄存器，能以更低的加载/存储开销实现更多的操作MIPS16e代码压缩 32位指令的16位编码，可提高代码密度 特殊的PC相关指令，可以高效加载地址和常量 SAVE & RESTORE宏指令，用于子程序内部栈帧的设置和拆卸可编程高速缓存的大小 可分别配置的指令缓存和数据缓存，大小为0/8/16/32/64KB 4路集关联(set-associative) 最多8个待执行负载丢失 回写和直写支持 32-字节大小的高速缓存排列中间结果暂存器SPRAM支持 独立的高速缓存配置 64位 OCP 2.1存储器接口 支持高达1MB的阵列 指令和数据分别采用单独的RAM存储器管理单元(MMU) 4表项指令微TLB，8表项数据微TLB 页面大小可变的可配置16/32/64双表项JTLB 针对无需地址映射或保护的应用的可选固定映射转换(FMT)总线接口单元(BIU) 执行开放内核协议(OCP) Release 2.1 64位读写数据总线，可实现存储器和L1高速缓存之间的高效传输 支持不同的CPU-系统总线时钟比例，为系统实现提供更大的灵活性 4路写缓冲器整数乘法/除法单元(MDU) 完全管线化的每周期一次的3232 MAC(乘法累加)指令执行速度功率控制 最小频率：0 MHz 省电(睡眠)模式(由软件WAIT指令触发) 支持软件控制时钟除法器 精细粒度时钟门控EJTAG 调试 性能计数器 支持单步进 虚拟指令和数据地址断点 PC和数据地址及数据值压缩跟踪通用协处理器(COP2)接口 64位用户定义协处理器接口工艺 65nm G频率 * (MHz)750+ (最坏情况)性能1.51 DMIPS/MHz功率 (mW/MHz)0.34内核面积(mm2)0.83 (仅内核，从完全版图GDSII 数据库提取)注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺以及单元库。24Kc 内核: 这款基本内核包含了一个高性能的32x32 乘法/除法单元和带TLB或固定映射的可配置MMU。 24Kf 内核: 增加了完全兼容IEEE 754 规范的硬件浮点支持。 24K Pro 内核: 24Kc Pro 和 24Kf Pro内核具有CorExtend 功能。MIPS32 24K处理器内核系列软件用户手册(.pdf)MIPS32 24Kc处理器内核数据手册(.pdf)MIPS32 24Kf处理器内核数据手册(.pdf)MIPS32 24K内核系列的编程(.pdf)MIPS32 24KEMIPS32 24KE内核系列采用高性能24K微架构，同时集成了MIPS DSP 专用扩展(ASE)。对广大范围的嵌入式应用，相比无DSP ASE 的RISC实现方案，这些指令最高可提高2倍的信号处理性能。24KE系列的特点是能提供效率极高的DSP能力，并显著降低整体SoC 芯片面积、成本与功耗。24KE内核系列拥有一整套软件开发工具、MIPS DSP 库和一个第三方DSP应用网络的支持。SoC设计人员因此能够在专一的设计环境下工作，通过把DSP功能性移植到24KE内核上来降低系统成本。 概况 特性 规格 资源 24KE内核系列的核心特性如下： 一个非常高效的DSP ASE实现方案，让24KE内核能够充当DSP增强型主机内核，取代其它专有处理器或DSP内核的功能和专用资源。 DSP和主机功能性相结合，显著降低整体SoC芯片面积、成本和功耗。 高达625 MHz的主机频率加上DSP性能，24KE内核因此能够把多媒体和通信应用都整合在单个简单的设计环境中。 24KE系列基于业界标准的24K微架构，充分利用了现有的MIPS32设计生态系统，并瞄准从语音到视频的众多关键应用软件。 24KE Pro内核的CorExtend功能允许用户通过自行定义和增加指令来提高应用性能。MIPS32 DSP架构 4个64位累加器 2个控制寄存器 64位高速缓存和外部接口数据通道 向量中断和外部中断控制器支持 GPR映像寄存器(可选，可以另外增加一个或三个映像，以把中断处理器的延时降至最小)浮点单元(FPU) 提供内核浮点版本 IEEE 标准754兼容，支持单和双精度计算 包含32个64位寄存器，能以更低的加载/存储开销实现更多的操作DSP ASE指令 8-,16-和 32-位SIMD指令 饱和及小数数学 常见的DSP操作，如MAC、点积、绝对值和复数乘法 主要功能，如可变比特位插入/提取和虚拟循环缓冲器、复数乘法DSP ASE库 一套功能强大的关键DSP功能，包括DCT、FFT和 FIR滤波器MIPS16e代码压缩 存储器要求降低40%之多 32位指令的16位编码，可提高代码密度 特殊的PC相关指令，可以高效加载地址和常量 SAVE & RESTORE宏指令，用于子程序内部栈帧的设置和拆卸可编程高速缓存的大小 可分别配置的指令缓存和数据缓存，大小为0/8/16/32/64KB 4路集关联(set-associative) 最多4个待执行非阻塞负载 回写和直写支持 32位大小的高速缓存排列暂存数据RAM支持 独立的指令和高速缓存配置 用于外部访问和DMA的64位OCP接口 支持高达1MB的阵列 接口可以实现内核管线的后延迟操作总线接口单元(BIU) 完全管线化的每周期一次的3232 MAC(乘法累加)指令执行速度 执行开放内核协议(OCP 2.X) 64位读写数据总线，可实现存储器和L1高速缓存之间的高效传输 支持不同的CPU-系统总线时钟比例，为系统实现提供更大的灵活性(1、1.5、2、2.5、3、3.5、4 或 5) 4路写缓冲器整数乘法/除法单元(MDU) 完全管线化的每周期一次的3232 MAC(乘法累加)指令执行速度功率控制 最小频率：0 MHz 省电模式(由软件WAIT指令触发) 支持软件控制时钟除法器 支持局部门控时钟的广泛运用EJTAG 调试 支持单步进 虚拟指令和数据地址断点 利用PDtrace选项功能实现PC和数据跟踪通用协处理器(COP2)接口 64位用户定义协处理器接口工艺 65 GP TSMC频率 * (MHz)775 MHz (最坏情况)性能1.55 (DMIPS/MHz)功率.216 (mW/MHz 1.2V) (仅内核)内核面积(mm2)0.886 mm (仅内核) 注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺以及单元库。24KEc 内核：这款基本内核包含了一个高性能32x32 乘法/除法单元和带TLB或固定映射的可配置MMU。24KEf 内核：增加了完全兼容IEEE 754 规范的硬件浮点支持。24KE Pro 内核：24Kc Pro 和 24Kf Pro内核具有CorExtend 功能。MIPS32 24KEc处理器内核数据手册(.