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如何进一步理解 ”时间参数” 怎样影响记忆性能， 你应该了解有关现代随机存取储存器(RAM)的一切。 RAM Timming下面的图表将给你它怎样工作的概述。 AMD A64 CPU 包含了记忆控制单元，控制单元地址可以正确的存取 内存 芯片。 而此控制单元是透过列和排的寻址找到每个交叉点即代表一个记忆数据。 最佳化时间参数将加速进入内存的过程。 存储器控制器首先确定它打算处理的储存数据的Row地址，定Row地址所花费的时间称为tRCD； 接下来定Column地址所发费的时间称为tCL。 在等待tRAS 和tRP之后即完成一个地址的数据储存，然后重复以上过程就可以完成资料的存取。 这是来自Corsair的一个RAM 的在线多媒体解释 /memory.3707/index.html 以下是一个非常简短的解释 在你开始之前，这里是一张我制作用以帮助你超频(或只是在nF4主机板上稳定?#092;作的设定)的空白窗体， 这窗体应该可以适用在nF4的所有版本，这个点子是从masterwoot那得来的，我修改并制作一个更新的版本，谢谢masterwood! 如果要用IE浏览器顺利印出此窗体，请将页面设定为左右两边的留白区为0.5吋 在你打印前-请设定为画像模式，计算机可能需要几秒钟的时间做存取 NF4 Memory & Voltages Bios Settings Chart Additional Information on TCCD A great Guide for TCCD memory only: Kakarotos TCCD Memory Guide NForce4系列产品 内存最佳化设定指南 : Dram Frequency Set(Mhz) Settings = 100(Mhz)(1/02), 120(Mhz)(3/05), 133(Mhz)(2/03), 140(Mhz)(7/10), 150(Mhz)(3/04), 166(Mhz)(5/06), 180(Mhz)(9/10), 200(Mhz)(1/01) 这是你的 “Divider” 设定-大部份的用户主张FSB 与Memclock 以同步(1:1)的方式执行，通常使用此方式 ”超频”将会得到最好的效能(必须拥有较强的RAM)，但是有另外一种方式可以允许你使用较弱的RAM然后得到更高的CPU超频，称之为异步处理，此时内存频率(memclock)必须透过一个分配器计算你的记忆速度。 例如1/01的比率(同步) -内存频率(Memclock)简单公式 ：(HTT)x 2 FSB，如果FSB(HTT)跑 240MHz 则DDR速度实际上将是DDR480。 以下表格是异步处理时，以分配器计算Memclock 的实例： 关于频宽的大影响 -如果使用更便宜的RAM，在11设定时能用来提供稳定性 我们建议值为 200MHz(1/01) Command Per Clock(CPC) Settings: Auto, Enable(1T), Disable(2T) Command Per Clock(CPC)也称之为 Command Rate. 系统在搭配 2支512MB的内存时最好将 CPC 设定为 Disable(2T)才能得到比较好的稳定性，而 CPC 的设定值对于 效能/稳定性 影响很大。 CPC 的设定特征是允许你在单一数据存取的延迟选择，信号在内存控制器开始把命令送到内存的时间。 设定值愈低记忆控制单元能送到外部内存的命令就越快。 当 CPC设定为Enable时，记忆控制器读写一次数据花费一个频率周期或者1T的命令延迟。 当 CPC设定为Disable时，记忆控制器读写一次数据发费两个时钟周期或者2T的命令延迟。设定为 Auto时允许记忆控制单元命令延迟使用记忆模件的SPD内定值。 如果SDRAM 命令延迟太长，内存存取将会因等待发布命令的时间太长而降低效能。 但是， 如果SDRAM 命令延迟太短， 记忆控制器来不及翻译地址及存取结果将引起数据损失和无效命令。 我们在此建议你为了更好的内存效能，试着将SDRAM 1T的指令设为enable. 但是如果你面临稳定性问题，则必须将SDRAM 1T的指令设定为Disable 2T。我们 建议设定 每当内存够强，使1T成为可能 CAS Latency Control(tCL) Settings = Auto, 1, 1.5, 2, 2.5 3, 3.5, 4, 4.5. 这是随机存起内存公司第一个会拿来做评比的时间参数， 例如，你可能看见RAM 被评为3-4-4 -8 275mhz。第一的设定值 3，如被评为 2 产生最好的性能，CAS 3通常能提供较好的稳定性。 请注意； 如果你有Winbond-BH 5/6，你可能无法使用CAS3。 数据来自于右列地址的/ CAS 控制时间的数量(在收到命令并且按照那命令执行之间循环(2，2.5，和3)里。 自从CAS 主要控制16进位的地址的位置， 或是记忆区段，在存储矩阵内，最重要的是将此时间参数尽可能的设低来让系统能在稳定的情况下接受这样的设定， 在存储矩阵里面有行和列。 当请求是时，首先透过电子设定在内存内的某个点，第一个引发的响应是tRAS(启动为Precharge 延迟)。 透过电子请求的数据是precharge，并且实际上去启动RAS存储器为开启状态。 一旦tRAS 为开启的，RAS，或者行地址观测器开始为被要求的数据找到地址的一半。 一旦行被建立，tRCD被起动，循环结束， 然后确实的16位位置上的被要求数据将会透过CAS 来存取。 CAS从开始到结束的时间被称为CAS latency。 既然CAS 是找出正确数据的最后依个阶段，所以它也是内存最重要的计时步骤。 这个BIOS在CAS 信号的维护与来自目标存储组件的可用性数据之间，具有控制延迟(在时钟周期里)的能力。 它也决定了完成第一步骤爆发转换的频率循环周期数。 换句话说， CAS latency越低，内存读写的速度就会越快。 请注意一些内存模块可能无法处理更低的latency并且可能遗失数据数据。 因此， 当推荐你把SDRAM CAS 潜伏时间降低到2或者2.5个更好的记忆性能的时钟周期时， 如果你的系统变得不稳定，你应该增加它。 有趣的是，增加CAS 潜伏时间经常允许内存模块以更高的频率?#092;转。 所以，如果你在超频时遇到意外困难，试着增加CAS 潜伏时间。 频宽的些微影响/ 稳定度的大影响。我们 建议设定 1.5，2，2.5，和3。(设定值小 = 效能高) RAS# to CAS# Delay(tRCD) Settings = Auto, 0, 1, 2, 3, 4, 5, 6, 7. 这是大多数随机存取内存公司会拿来做评比的第二个时间参数。 例如，你可能看见ram被评比为3-4-4-8275mhz。 这里的第1 个4，在那种情形。 这个BIOS具备的功能允许你去设定在RAS 和CAS 信号之间的延迟。 你的记忆器模块的适当延迟被反映在它时间参数的评价。 在JEDEC 的规格里，这是在3 或者4 个数列的第2 位数。 因为这次延迟发生每当排被更新或者一个新排被开动时，降低延迟改进性能。 因此，推荐你把延迟降低到3或者更好的记忆性能2。 请注意如果你使用对于你的内存模块来说太低的价值，这有可能引起系统的不稳定。 如果你的系统在降低RAS对CAS 的延迟之后变得不稳定，你应该增加延迟或者把它重新设定到被评价的延迟。 有趣的是，增加RAS对CAS 的延迟可以允许内存模块以更高的频率?#092;转。 因此，如果你遇到意外困难超频 你SDRAM 模件，你可以试着增加RAS对CAS 的延迟。 关于频宽的影响大/ 稳定性。 为我们 建议底座 2-5 -2 产生最好性能，和4-5 产生最好超频(5通常过度杀伤)。 通常便宜的RAM 将不能使用2，并且达到他们的最大的OC。 (设定值小 = 效能高) Min RAS# Active Timing(tRAS) Settings = Auto, 00, 01, 02, 03, 04, 05, 06, 07, 08, 09, 10, 11, 12, 13, 14, 15. 这是大多数随机存取内存公司会拿来做评比的第4个时间参数。例如，你可能看见ram被评比为3-4-4 -8 275mhz。 这里指的是这个8，在那种情形。 他的BIOS控制记忆空间的最小排活跃的时间(tRAS)。 开动直到时间，这形成一排是的时间相同的排可能被解散。 如果tRAS 时期过长，它会因非必要停用活跃的记忆排而降低表现。 降低tRAS 时期允许活跃的排被更早停用。 不过，如果tRAS 时间太短，可能没有足够时间完成爆发转移。 此降低性能表现而且数据可能遗失或失真。 为了性能最佳化，使用你能用的最低的值。 通常，这应该是CAS 潜伏+ tRCD + 2个时钟周期。 例如， 如果你把CAS 潜伏设为2个频率周期同时tRCD到3个频率周期，最佳tRAS价将是7个时钟周期。 如果你开始得到记忆错误或者系统崩溃，一次增加tRAS一个频率周期直到你的系统变得稳定。 在整个网络上呈现出来这是一很有争议的时间参数。 一些可以表明00，05，或者10是更快/非常稳定的。 对这个问题来说或许没有一个正确答案，它全部取决于你的ram。 你通常最需要一好的起点，通常如果/ 全部ram能够在10 tRAS时能达到他们的最大的OC， 即使其中之一的设定是更快的。 关于带宽/ 稳定的轻微的影响。 为我们 建议底座 建议你只使用00，和5-10。 我开始8并且从那里嬉戏。 (设定值小 = 效能高) 对频宽与稳定性有些微的影响 Row Precharge Timing(tRP) Settings = Auto, 0, 1, 2, 3, 4, 5, 6, 7 这是大多数随机存取内存公司会拿来做评比的第3个时间参数。 例如，你可能看见ram被评比在3-4-4 -8 275mhz。 这是第2 个4，在那种情形下。 他的BIOS具备有对相同的DDR 设备指定在连续的活动指令之间的最小时间。 更短的延迟，下一个储存排可能被更快速的启动来做读或写。 不过，因为内存的排被启动需要很多电流，使用短的延迟可能引起过度的电流激增。 对桌上型计算机来说，建议一次延迟2个循环，因为电流激增其实不是重要的。 使用更短的2次循环延迟的性能好处大过负面的影响。 更短的延迟表明一切一个接一个的内存活动将带得较短一个频率周期做秀。 这改进DDR 设备读与写性能。 只有当有2个循环的稳定问题时，才转换3个循环。 关于带宽/ 稳定的大的影响。 为我们 建议底座 2-4 -2 产生最好性能，和4-5 产量over clocking(5通常重复击中)什么时候的最好稳定。 许多RAM 将不能使用2，并且达到他们的最大的OC。 (设定值小 = 效能高) Row Cycle Time(tRC) Settings = Auto, 7-22 in 1.0 increments. 他的BIOS具有控制记忆模块的排周期或者tRC。从储存排起动到预先执行，储存排的周期取决于一储存排完成整个循环的最小频率周期数，。 和公式有关，排周期(tRC) = 最小排活跃的时间(tRAS)+ 划船precharge时间(tRP)。 因此，在确定排周期之前找出tRAS 和tRP 参数是什么是重要的。 如果排周期太长，它能因在一个完整周期之后不必要耽误而延迟一新排的启动。 降低周期允许一个新循环的排更早开始。 不过，如果排周期太短，在一个活耀的排充分的被预先执行前，一个新循环可能已经被起动了。 当这发生时，可能造成数据损失或者混乱。 根据tRC = tRAS + tRP 公式，使用你能用的最低值来达到最佳的性能。 例如，如果你记忆模块的tRAS是7个时钟周期并且它的tRP是4个时钟周期， 然后排周期或者tRC 应该是11个时钟周期。 不过，如果排周期太短，再一个活耀的排充分的被预先执行前，一个新循环可能已经被起动了。 当这发生时，可能造成数据损失或者混乱。对频宽些微的影响/ 稳定性。 为我们 建议底座 7 产生那些最好性能，15-17 产生最好稳定/超频。 22是过度伤害。 从16开始，并且从那里开始向下尝试。 7对于一般内存来说太免强了。 记得tRC = tRAS + tRP 公式。 (设定值小 = 效能高) Row Refresh Cycle Time(tRFC) Settings = Auto, 9-24 in 1.0 increments. 针对我们 BIOS的设定 这个BIOS设定显示在相同的记忆的区块上更新一个储存排的时间。 这个值也是在相同的记忆区块不同排中一REF指令与另一个REF指令之间的时间间隔。在发布的期间，当字段通道闸口没有开启，tRFC的值会比tRC高。关于带宽/ 稳定的大的影响。 我们的建议设定：9通常是无法到达，10 产生最好的性能。17-19 产生最好稳定度/超频，19 有可能造成过度伤害。 17点开始并且向下尝试。 大多数稳定的时间参数通常是设定在比tRC高2-4频率。 (设定值小 = 效能高) Row to Row Delay(also called RAS to RAS delay)(tRRD) Settings = Auto, 0-7 in 1.0 increments. 他的BIOS具有在对相同的DDR 设备连续的活动命令之间，设定特定的最小时间， 更短的延迟，更迅速的那些下个记忆区块可能被开动适合读或写操作。 不过，因为排启动需要要许多电流，使用一次短的延迟可能引起过度的电流激增。 对桌上型计算机来说，建议每2个循环一次的延迟，因为电流激增对桌上型计算机来说是不重要的。 对校能提升而言，优点还是远大于缺点的。 较短的延迟意味着一个接一个接连着的区块活动将花费少于一个频率周期来完成。 这将提升DDR 设备读与写的性能。 只有当两循环一次延迟发生稳定性问题的时候才改为三循环一次的延迟。关于频宽/ 稳定性有轻微的影响。 我们 的建议设定 00 产生那些最好性能，4 产生最好稳定性/超频(超过4的任何事情都有可能造成过度伤害)。 2 或许是你的最佳的选择。 00的感觉很古怪，但是它对于其它的正常工作，即使在260 MHz。 (设定值小 = 效能高) Write Recovery Time(tWR) Settings = Auto, 2, 3. 他的BIOS具有控制内存模块(写入恢复的时间)的这种功能。它规范(tWR)必须在(在频率周期里)一个活耀的记忆区块被precharged之前，然后在一次有效的写入操作完成后。这次延迟被要求确保在precharge 发生之前，写入缓冲区里的数据能够被写入到记忆空间中。 延迟越短，区块越早能预先指示另一个读/写的操作。 这改进性能，但是冒着将数据数据混乱的写入存储组件的危险。 建议你选择2个循环， 如果你正使用DDR200或者DDR266 存储器模块和3个循环，如果你正使用DDR333或者DDR 400个存储器模块。 你可以试着为更好的记忆性能使用一次更短的延迟但是如果你面临稳定问题，恢复到被指定的延迟来改正问题。对频宽与稳定性有些微的影响。 对我们 的建议设定 2 能产生较好的性能，3 能产生较好的稳定性/超频。 (设定值小 = 效能高) Write to Read Delay(tWTR) Settings: Auto, 1, 2 这个BIOS具有控制那些写数据进写入指令延迟的内存时间参数 (tWTR)。 这形成最小频率周期数， 而最小频率周期数必须在相同的DDR 设备的内部区块最后一个有效的写入操作和下一个读的指令之间发生。 这个1 循环选项自然的提供迅速的转换读和写并得到较佳的读取表现。 2 循环选项降低读取的表现但是它将改善稳定性，特别在较高的频率速度。 它可能也允许存储芯片以较高速?#092;转。 换句话说，增加这延迟可能允许你用存储芯片以比正常情形更高的频率做超频。 如果你正使用DDR266或者DDR333 存储器模块，建议你选择1个循环来得到比较好的内存读取表现。 你也能试着用DDR400 存储器模块使用1个循环。 但是如果你面临稳定问题，恢复到2个循环的标准设定。 从我们 传记 他的传记确定指定作品读延迟。 三星叫这TCDLR(持续数据在方面读命令)。 从提升的边缘并且跟随最后非面罩的数据选通到上升测量下一步读的边缘命令。 JDEC通常指定这为一台钟。 对于频宽与稳定性有轻微的影响。 为我们 建议底座 性能更好的1 产量，和更好2 产量稳定 /越过钟。 (设定值小 = 效能高) Read to Write Delay(tRTW) Settings = Auto, 1-8 in 1.0 increments. 当内存控制器收到一个写入的指令后紧接着一个读取的指令，一个额外的延迟期通常都会在写入指令开始执行前被介绍。它得功能就好像他的名称一样，这个bios具有允许你略过(或者举起)那次延迟。 这改进记忆子系统的写入表现。 因此，建议你打开这个功能让读与写能较快的速度做转换。 不过，并非全部的记忆模块能够以较密集的读写转换来?#092;作。使用能读的最紧的写转身。 如果你的存储器模块不能处理更快速的转换，被写给存储器的数据数据可能会遗失或者被变得混乱失真。 因此，当你面对稳定性的问题时，关掉这个功能来修正这个问题，使(既没举起价值)无能力。 从我们 的BIOS 这个领域是定义读到写的延迟。 这不是一个定义DRAM的时间参数，但是一定考虑由于铺设的潜伏在转交公共汽车的钟上。 它被从没与冲破的读的部分相关的第一个地址总线插槽算。 对频宽与稳定性有轻微的影响 为我们 建议的设定 1 产生较佳的表现，4产生和较好的稳定性与超频(4是过度伤害的)。 建议尝试1并且移到2如果不稳定。 (设定值小 = 效能高) Refresh Period(tREF) Settings = Auto, 0032-4708 in variable increments. 1552= 100mhz(?.?us) 2064= 133mhz(?.?us) 2592= 166mhz(?.?us) 3120= 200mhz(?.?us)(seems to be a/ Bh-5,6 sweet spot at 250+mhz) - 3632= 100mhz(?.?us) 4128= 133mhz(?.?us) 4672= 166mhz(?.?us) 0064= 200mhz(?.?us) - 0776= 100mhz(?.?us) 1032= 133mhz(?.?us) 1296= 166mhz(?.?us) 1560= 200mhz(?.?us) - 1816= 100mhz(?.?us) 2064= 133mhz(?.?us) 2336= 166mhz(?.?us) 0032= 200mhz(?.?us) - 0388= 100mhz(15.6us) 0516= 133mhz(15.6us) 0648= 166mhz(15.6us) 0780= 200mhz(15.6us) - 0908= 100mhz(7.8us) 1032= 133mhz(7.8us) 1168= 166mhz(7.8us) 0016= 200mhz(7.8us) - 1536= 100mhz(3.9us) 2048= 133mhz(3.9us) 2560= 166mhz(3.9us) 3072= 200mhz(3.9us) - 3684= 100mhz(1.95us) 4196= 133mhz(1.95us) 4708= 166mhz(1.95us) 0128= 200mhz(1.95us) 这个的BIOS允许你设定存储芯片更新的间距时间。 这里有(几)不同的设定和一种自动选择。 如果选择了自动选项，BIOS将询问记忆模块的SPD 芯片并且套用最低的设定在最大的兼容性上。 为了更好的性能来说， 你应该考虑加长(预设的)时间间距到128µsec (较小的存储芯片或者128Mbit设为15.6µsec，256Mbit或者更大的存储芯片设为7.8µsec)。 请注意如果你将更新的间距增加的太长，存储组件可以丢失他们的内容。 因此，在更进一步增加它之前，你应该从小幅度的增加更新间距开始并且在每次增加之后测试你的系统无误后再更进一步的增加。 如果你当增加更新间距时面临稳定问题，一步一步降低振作间隔，直到系统是稳定的。 摘录自ABXzone 下面的讯息取自一个旧的内存指南。 总的说来一个存储器模块是由很多的电子基本单元所组成。 更新过程重新充满这些单元，并在芯片上以排状作重新整理。 更新循环则依据排的编号来指示更新。 周期性地这些储存，存在每个位里的数据必须更新否则这些数据将会衰败或丢失。 DRAM(动态随机存取存储器)真的只是成群的电容器，将能量储存在一系列的位内。 这系列的位能被随机存取。 不过，每次电容器只有在停止充电前能被储存。 因此，因此DRAM一定要被更新(重新提供能量电容器)每15.6µs (一微秒等于10的负六次方秒)每排。 每次电容器被更新，内存就会被重写。 因此DRAM也被叫为短暂型的存储器。 使用那些只用RAS的更新(ROR)方法，更新是有系统性的，每个字段都按照一排一排的顺序作更新。 在一个典型的EDO 模块里每排需要15.6µs 的时间来做更新。 因此在一2 K 模块内，振作的时间每个字段将(1毫秒等于10的负6次方秒)的15.6µs x 2048 排= 32ms。 这就是整个内存数组的更新间距值。 这里有关于 tREF 有趣的讨论, 我们 forum: /forum/showthread.php?t=10411 对于频宽与稳定性有轻微的影响 对我们 的建议设定 似乎tREF，像tRAS一样，并不全然是一门科学。 就好像15.6us 和3.9us 的设定能正常工作，并且1.95us 的设定给提供更低的频宽。 未知(？ . ? us)在暗处被枪杀。 许多用户发现确定3120 = 200mhz(？ . ? us)带给性能表现以及稳定性最好的平衡，但是这或许将会因为不同种类的RAM而有很大的变化。 Write CAS# Latency(tWCL) Settings = Auto, 1-8 Variable Write CAS CAS(tWCL) 传统的SDRAM(随机存取内存)包括DDR内存正如他的名字一般是随机存取的。 这表示控制器可以自由地在实体记忆空间内任意的写入任何位置，多数情况下， 表明它将写入无论哪页是开启的然后写入最靠近(CAS)观测器的字段地址。 结果是一个1T的写入潜伏值，相反的，读或是CAS 潜伏值2，2.5或者3的价值。除非使用DDRII ( 这个设定几乎应该)总被调整到1。 对于稳定性有大的影响/对于频宽的影响是未知的。 对于我们 的建议设定 大多数人只能公布使用自动或者1。 在我们 street上的RGone 说在这设置里的#5 在他的主机板上搭配任何品牌、大小、速度的内存都是可行的。 DRAM Bank Interleave Settings = Enable, Disable 他的BIOS具有让你能够设定插入模式的SDRAM接口Interleaving 让SDRAM的记忆区块可以改变它们的更新与存取的周期。 一个区块将会在另一个区块进行存取的同时进行更新。透过遮蔽，更新每个记忆区块周期以改善内存的效能。 一次详细的检查将揭示从所有记忆区块的更新循环相互错开，生产一种管线效应。 然而，interleaving只有在请求的地址持续的不在相同的记忆区块时才有用， 如果他们在相同的记忆银行区块，然后数据交易会表现好像区块没被插入一样。 处理器必须等待，直到第一个数据交易处理完成及内存更新后，才能送另一个地址给这个区块。所有的SDRAM支持区块的插入功能。 无论什么时候，都建议你打开这个功能。 对我们的建议 无论何时尽可能打开这个功能-这是个对改善频宽相当有影响力的设定。开始任何可能的情况下使成为可能 -这是改进带宽的一个相当有影响力的底座。 关闭这个功能有助于稳定性相对应的会减少频宽。 (Enable=效能高) DQS Skew Control Settings = Auto, Increase Skew, Decrease Skew 这的确是真实的，当较低的电压能产生较高的频率成为可能但是在通过一定点后，电压的过度下滑将表现出显著的偏移与失真。 那些偏移失真可以以增加驱动力量来减低。然而，在上升与下降的边缘，电压有着过高与过低的缺点。一个额外的问题，高频讯号有着些微的延迟现象。 在DDR里的解决办法是增加一个clock forwarding来形成一个简单的数据频闪观测器简单的数据频闪观测器。 DDR II 更近一步的导入一个双向，以DQS 和 /DQS来作为拉上与拉下讯号形成有区别的I/O缓冲观测器。有区别的意思是两个讯号是被分开测量的，而不是使用一个简单的观测器和观测点。理论上，上升与下降彼此应该是左右对称的，但实际上显示并非如此。这意思是失真导致的延迟会达到输出的高与低电压，和DQS和 /DQS的中间点，被用来将频率向前延伸，将没必要吻合DQ通过参考电压(Vref)甚至持续性的从一个频率到另一个。这个在持卖和数据参考点的不吻合被归纳为DQ-DQS 失真。 对于频宽与稳定性有轻微的影响 为我们 建议底座 为性能增加，并且为稳定减少。 推荐尝增加。 (增加 = 迅速，减少 = 更慢) DQS Skew Value Settings = Auto, 0-255 in 1.0 increments. 当你设定DQS skew control时，这个值可能会上升或下降。 它似乎不是非常敏锐的计时。 对于频宽与稳定性有轻微的影响。 给我们 的建议设定 这似乎不是非常敏锐的计时。 用在上述计时的增加Skew试验50-255。 (迅速的更高的=) DRAM Drive Strength Settings = Auto, 1-8 in 1.0 increments. 摘录自/ “sometimes叫驱动力量。 这个功能允许你控制记忆数据总线的讯号强度。 增加内存总线的驱动强度在超频的期间能增加稳定性。 DRAM内存的驱动强度归属于记忆数据线路的讯号强度。 更高的数字表示较强的讯号并且一般被建议超频时用以改进稳定性。 假设当其它一切事情更喜欢强的信号时，根据推测TCCD在较弱的驱动强度时工作的较好。 从bigtoe 如果你设定选项为自动， 这有益于于以TCCD为基础的模块，但是同时对于其它任何部分都将有害。 根据测试与除错这块板子我得到结论如下内容。 选择1357 全部弱，与自动选项一样，确定。 1 跟7都是最弱的选项接近于我们正常可允许的弱设定。 选择2468 为正常设定，8为可设定的最高强度。 如果你使用TCCD 你可能想要尝试35或者7这些通常能允许模块设定较好的频率， 如果你正使用VX或者新BH 金或者任何来自OCZ的其它模块，你可能想要试验8或者6。 对于稳定性有大的影响。 对于我们 的建议设定 从bigtoe 如果你是使用TCCD的试试35或者7为那些驱动设定，他们通常能允许那些模块得到好的频率。 如果你正使用VX或者新BH 金或者来自OCZ范围的任何其它模块，你可能想要试验8或者6。 DRAM Data Drive Strength Settings = Levels 1-4 in 1.0 increments. The MD 的驱动强度取决于内存数据线路的讯号强度。 越高的值，信号越强大。 主要用来增强DRAM内存的驱动能力与较重的DRAM装载(倍数和/或双重边DIMMs)。 因此，你使用，重装DRAM内存，你应该设为Hi或者High。 由于这种BIOS选项的自然特性，有可能可以将它作为内存总线的一个超频辅助。 你SDRAM DIMM可能不能如你所愿的做超频。 但是透过提升内存数据线路的讯号强度，这是有可能在已操频速度下增加它的稳定性。但是这不表示这样的超频方式一定会成功。 另外，增加记忆总线的信号强度将不会改进SDRAM DIMMs的性能表现。 因此， 建议将MD 的驱动力量设在Lo/ Low，除非你有高装载的DRAM或者你试图稳定超频的 DIMM内存。 关于稳定性有大的影响。 对于我们 的建议设定 如果你将CPC设定打开，可能许多人建议使用Level 1 或是Level 3， 如果将CPC设定设为enabled，任何高于Level 1的设定将会带给使用者极度的不稳定性， 一些用户喜欢在CPC enabled时，将设定设为Level 3。 如果CPC设定关掉时有些使用者可以成功的将设定设在level 2-4，我个人就?#092;气不错的在CPC开启的时候设定到level 4一些其它的已经有使用的水平2-4成功。 ( 较高=更快) Max Async Latency Settings = Auto, 0-15 in 1.0 increments. 我无法找到任何关于这么部分的设定并且不能确信它对于RAM 功能的什么部分有影响。 如果你有关于这设定的信息，请邮寄，我将不断改进这个部分。 从HiJon89 最大的Async Latency test显示它Everest Latency test最大的的差别。 从8ns到7ns在我的BH-6上做1ns Everest Latency的差别。 从7ns到6ns下降它另外2ns 的Everest Latency。 关于频宽与稳定性有轻微的影响。 对于我们 的建议设定 7毫微秒是默认值 -建议你从7毫微秒开始并且从5.0-10.0尝试看看。 从HiJon89 6ns非常紧,我将建议对于UTT或者BH-5 用6ns,但不能用在TCCD 。 7毫微秒更松散，有益于在UTT或者BH-5身上得到更高的频率。 8ns 是非常宽松适合UTT或者5 BH， 但是正好适合TCCD 与DDR600搭配在一起 。 9ns对TCCD来说 可说是非常松散，只适合用来搭配DDR640 +尝试。 (较低的=较快的) Read Preamble Time Settings = Auto, 2.0-9.5 nanoseconds, in 0.5 increments. 从我们 BIOS 这个BIOS设定具体指出在DQS 最大读取回来的时间。 它显示什么时候DQS 应该被打开。 从一本旧的三星内存指南 Preamble DQS on reads DDR SGRAM使用一个数据观测信号，DQS，来增加性能。 这个DQS信号是双向的，当从图形控制单元到DDR SGRAM有任何数据传输或从DDR SGRAM 到图表控制单元有讯号时就会被打开。 在一阵大量读取数据前，DQS显著转变从Hi-Z到有效的逻辑低点。 这被称为data strobe preamble。 这转变从Hi-Z到逻辑低点名义上发生一个频率周期前第一个有效数据的边缘。 对于频宽及稳定性有轻微的影响。 对我们 的建议设定 当设定设为自动时，5.0ns是默认值 -建议从5.0 开始然后在这范围内工作(4.0-7.0)取决于RAM内存。 (较低的=较快的) Idle Cycle Limit Settings = Auto, 0-256 in varied increments. 从我们 BIOS 这个BIOS的设定明确指出在强迫关闭一个打开的页之前(预先加载)，内存频率的数目。 这显示出这个设定在仲裁进入并强迫再次预先加载那一个内存的页之前，是对一个页的内存可允许被读取的最大数量。 对于频宽有轻微的影响/对于稳定性有较大的影响。 对于我们 的