数字电路讲义-第八章.ppt

第八章 存储器与可编程逻辑器件 第一节 概述 EPROM FPGA 第八章 存储器与可编程逻辑器件 第一节 概述 第八章 存储器与可编程逻辑器件 第一节 概述 第二节 随机存取存储器-RAM （RAM- Random Access Memory ） 随机存储器的特点是：在工作过程中，既可 从存储器的任意单元读出信息，又可以把外界信 息写入任意单元，因此它被称为随机存储器，简 称 RAM 。 RAM 按功能可分为 静态、动态两类 一、静态随机存取存储器- Static RAM 84位SRAM A0 A1 A2 DI3 DI2 DI1 DI0 DO3 DO2 DO1 DO0 84位 SRAM 图形符号 存储单元简图 SRAM的写操作时序 三总线如何配合？ SRAM的写操作时序 SRAM的读操作时序 6116 二、动态随机存取存储器- Dynamic RAM 存储、读出过程 写 读 二、动态随机存取存储器- Dynamic RAM 刷新 动态RAM nDRAM的优点: 存储容量大, 集成 度高 nDRAM的缺点: 需要定时刷新 DRAM的结构 DRAM的 工作方式 三、 RAM的扩展与应用 n1、容量扩展 n位扩展：存储器并行数据位数的扩展 n字扩展：存储深度的扩展 字扩展：存储深度的扩展 低位地址 直接相连 高位地址 译出片选 常用RAM组件： RAM2114：共有10根地址线，4根数据线。 容量为：1024字4位（即1K4） RAM6116：共有11根地址线，8根数据线。 容量为：2048字8位（又称为2K8） AM21L41：共有12根地址线，1根数据线。 故其容量为：4096字1位（即4K1） AM12168：共有12根地址线，4根数据线。 容量为：4096字4位（即4K4） RAM2114、6116的管脚图 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 A2 A1 A0 A3 A4 A5 A6 A7 A8 A9 CS GND VCC D3 D2 D1 D0 R / W RAM 2114 管脚图 2 3 4 5 6 7 8 9 10 23 22 21 20 19 18 17 16 15 A0 A1 D0 A3 A4 A5 A6 A9 A10 CS GND VCC D3 D2 D1 D4 RAM 6116 管脚图 A2 A71 11 12 14 13 24 A8 D5 D6 D7 RD WR RAM2114、6116的管脚图 地址 数据 控制 6116 例8-1 试将容量为2564位的SRAM(AM9122)，扩展成 5128位的RAM组合 分析：位扩展 4 8 需两片AM9122 字扩展256 512 深度为原来的两倍 224 共需4片容量为2564位的SRAM(AM9122) 片选 数据 片选 多块RAM构成内存条 CPU与RAM的连接 PC控制接口卡中RAM的电路 双向三态门 三、 RAM的扩展与应用 n1、双口RAM 三、 RAM的扩展与应用 n1、双口RAM 应用：显示缓存、字符合成器 三、 RAM的扩展与应用 n2、RAM用作移位寄存器 应用： 大容量移位 延时：音乐喷泉 三、 RAM的扩展与应用 n3、先进先出存储器 FIFO（First In First Out） 应用？ PC-HD接口 存储变调 半满标志 全满标志 案例：ATA接口 原理？ 不同传输率总线转换 三、 RAM的扩展与应用 n3、先进先出存储器- FIFO 用边读边写双端口RAM构成FIFO 三、 RAM的扩展与应用 n3、先进先出存储器- FIFO 用标准RAM构成FIFO AI-AO=? 只读存储器，工作时其存储的内容固定不变。 只能读出，不能随时写入，所以称为只读存储器。 一、 ROM的基本结构及工作原理 ROM主要由地址译码器、存储矩阵和输出 电路三部分组成。 Read Only Memory MROM PROM EPROM EEPROM 第三节 只读存储器( ROM ) 输出 电路 存储 矩阵 字线 位线 A1A0 A1A0 A1A0 A1A0 A1 A0 D3D2D1D0 -VCC 译 码 器 K: 输出 控制端 W3 W0 W2 W1 固定ROM ROM主要由 地址译码器 存储矩阵 输出电路 00 01 01 111100 1100 1100 1001 地 址 A1A0D3D2D1D0 内 容 A1A0 A1A0 A1A0 A1A0 A1 A0 D3D2D1D0 -VCC 译 码 器 K: 输出 控制端 给出任意一个地 址码，译码器与之对 应的字线变为高电平 ，进而从位线上便可 输出四位数字量。 字线 位线 图中存储器的内容 ROM阵列示意图 ROM阵列示意图 ROM阵列示意图 0和1的输出？ 1 0 ROM阵列示意图 1 0 H L ROM阵列示意图 0 1 1 0 符号和定时图 A关联的作用: 当Am=1时，受影响的输入、输 出端被选通，允许各输入端 上的数据写入存储器中的m 号区域，或者允许m号区域 的内容从输出端被读出； Am=0时，受影响的输入、输出 端被封锁，不允许写入也不 允许读出 特点: 出厂时全部存储 “1”，用户可根据需要将某些 单元改写为 “0”, 然而只能改写一次。 字线 位 线 熔 断 丝 将熔丝烧断，该 单元则变成“0”。 二、可编程 ROM （PROM） 二、可编程 ROM （PROM） 编程图 EPROMErassable PROM 所存储的信息可以用紫外线照射擦除，重新编程。 三、 可改写PROM（EPROM和EEPROM） ROM PROM 高电平 编程后， 栅极阈值变高， 输出为0 EPROMErassable PROM 所存储的信息可以用紫外线照射擦除，重新编程。 三、 可改写PROM（EPROM和EEPROM） 2732 EEPROM(E2PROM) Electrically EPROM 电可擦除PROM 三、 可改写PROM（EPROM和EEPROM） 优点：方便，主板在线升级等；注意，案例38所 ROM PROM EPROM 四、 ROM的扩展的与应用 1、ROM的扩展 四、 ROM的扩展 8位扩展： 四、 ROM的扩展 将容量为1K8的PROM（28L85A）编程为8K1的ROM 地址的不同 考研例题： ROM的连接电路 A19A15: 11111 CPU与ROM的连接 2、ROM的应用举例 a. 用于存储固定的专用程序 b. 利用ROM可实现查表或码制变换等功能 查表功能 查某个角度的三角函数 把变量值（角度）作为地址码，其对应的函数值 作为存放在该地址内的数据，这称为 “造表”。使用 时，根据输入的地址(角度)，就可在输出端得到所需 的函数值，这就称为“查表”。 码制变换 把欲变换的编码作为地址， 把最终的目的编码作为相应存储单元中的内 容即可。 例8-3 试用PROM实现8位B码至BCD码的转换 有不足 200 例8-4 用容量为2K8 的ROM，构成14位的数据产生可 控的奇/偶校验码 例8-4 用容量为2K8 的ROM，构成14位的数据产生可 控的奇/偶校验码 b14=0，？ b14=1，？ 奇校验 偶校验 奇校验 有误 利用ROM存储字库点阵 地址 数据 利用ROM存储字库点阵 公 利用ROM存储字库点阵 编程一个汉字就需芯片 16x16 个存储单元。 一个容量为 64Kx16 位的 EPROM ， 可以存储上述字体的汉字 4 000 个， 而地址码需 16 位，输出数据线需 16 条。 ROM D/A 计 数 器 CP 计数脉冲送示波器 34uo A1A2A0D3D2D1D0D/A 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 2 4 8 12 9 6 3 t uo 0 3. ROM 在波形发生器中的应用 地址发生器 很有用 ROM实现逻辑函数实例 d0m（1，2，4，7） d1m（1，2，3，7） ROM实现组合函数的不足 芯片的利用率不高。这是因为ROM中的与阵列是一个固定的 全译码阵列， 每一个乘积项都是一个最小项，只能实现组合 逻辑函数的最小项表达式，不能进行化简，而且实际上大多数 的组合逻辑函数也并不需要所有的最小项。因此，ROM在绝 大多数场合还是被作为存储器使用。 第四节 可编程逻辑阵列-PLA （PLA Programmable Logic Array ） 一、概述 二、PLA的工作原理及应用 “与”“或”都可编程 与ROM的区别？ 或的数量限制 二、PLA的工作原理及应用 Q0= ? 编程例子： P1P2P3 P4P5P2 P4P5P3 P6 如果用ROM完成， 需要多大容量的？ 16X3 例8-6试用适当的PLA和触发器实现一可变模分频器，当控制输 入X0时，分频模M5；X1时，M7，且在状态 Q2Q1Q0111时，输出Z为1，其余情况均为0，此外，电 路还具有异步置位输入SD。 解：首先列功能表进行计数器设计 选用D触发器 三、PLA的扩展 输出扩展 三、PLA的扩展 乘积项扩展 内部编程 反码输出 线与 三、PLA的扩展 输入扩展 线或 I16 I31 三、PLA的扩展 输入扩展乘积项扩展输出扩展 三、PLA的扩展 特点：与、或都可编程； 不足： 有点复杂、成本高 有解决办法吗 ？ 第五节 可编程阵列逻辑-PAL （PAL Programmable Array Logic ） 特点：与阵列可以编程； 或阵列以固定的 有多种输出结构可供选择 相同 不同 PLA 功能？极性 选择 PAL的命名 PAL的基本输出结构 PAL的基本输出结构 是否 取非 PAL的基本输出结构 PAL的基本输出结构 同步 时钟 PAL的基本输出结构 异步 时钟 PAL的基本输出结构 组合 时序 用PAL实现下电路 输入变量矩阵 与 或 特点： PLA：只能组合，非常灵活。 有点复杂、成本高 PAL：可组合，也可时序。 不足：采用熔丝工艺，只能编程一次 第六节 通用阵列逻辑-GAL （GAL Generic Array Logic ） 一、GAL的结构 GAL结构PAL结构 GAL结构 二、OLMC的结构和组态Output Logic Macro Cell 乘积项 选择 三态使能 选择 反馈 选择 输出 选择 极性 选择 二、OLMC的结构和组态 二、OLMC的结构和组态 二、OLMC的结构和组态 二、OLMC的结构和组态 二、OLMC的结构和组态 二、OLMC的结构和组态 例：试用GAL16V8构成6位通用移位寄存器 二、OLMC的结构和组态 二、OLMC的结构和组态 二、OLMC的结构和组态 第七节 PLD的发展与编程 一、 第三代PLDHDPLD 家族成员：EPLD、CPLD、FPGA 种类： 单元型HDPLD FPGA ，类似标准门阵列结构； 阵列扩展型HDPLDEPLD和CPLD， 基于与-或阵列结构（乘积项结构） 典型产品： Xilinx公司的FPGA器件 Altera公司的CPLD器件。 部分HDPLD产品的性能表 生产产厂 商 器件系列 结结构类类 型 连线类连线类 型 编编程工 艺艺 编编程技术术 AlteraAPEX、FLEX查查找表确定型SRAMICR MAX7000、 MAX9000 乘积项积项确定型E2PROMISP MAX5000、 Classic 乘积项积项确定型EPROM编编程器 Xilinx Virtex、 Spartan XC4000、 XC3000 查查找表统计统计 型SRAMICR LatticeispLSI乘积项积项确定型E2PROMISP ActelMX、SX系列 FPGA 查查找表统计统计 型反熔丝丝编编程器 传输时延可以预测 传输时延不固 定，不能预测 逻辑块 逻辑块 逻辑块 逻辑块 可 编 程 互 连 I/O I/O 逻辑块 逻辑块 逻辑块 逻辑块 I/O I/O CPLD的一般结构 可编程逻辑块： CPLD的主体部分 输入/输出块： 输入、输出 可编程互连资源：用于逻辑块之间以及逻辑块与 输入/输出块之间的连接 二、 Altera公司的MAX7000系列CPLD 编程工艺：E2PROM，可在系统编程 系列成员：MAX7000E、MAX7000S、 MAX7000A 门数：6005000个 宏单元数：32256个 I/O引脚数：36155个。 ALTERA MAX 7000S 系列的特点 nMAX 7000S 支持系统级集成 n用于产品制造的系统内可编程特性（ISP） n用于产品测试的边缘扫描测试标准（JTAG） n相同器件系列的引脚纵向兼容 n引脚和结构与最初的MAX 7000系列兼容 n所有MAX 7000S 器件的增强功能 n6 个输出使能 n2 个全局时钟 n可选的集电极开路输出 n转换速度控制 MAX7000A的电路结构图 INPUT/GCLK1 INPUT/OE2/GCLK2 INPUT/OE1 INPUT/GCLR n PIA 6 or 10 Output Enables LAB C Macrocells 33 to 48 36 I/O Control Block 36 16 6 3 to 16 I/O LAB A3 to 16 16 6 Macrocells 1 to 16 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 LAB D 36 I/O Control Block 36 16 6 3 to 16 I/O LAB B 3 to 16 16 6 Macrocells 17 to 32 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 Macrocells 49 to 64 6 or 10 Output Enables - - - - 逻辑阵列块LAB （Logic Array Block） I/O控制块 可编程互连阵列PIA （Programmable Interconnect Array） 专 用 输 入 MAX7000S 系列的内部互连结构 逻辑阵列块 可编程连线阵列 1 逻辑阵列块LAB MAX7000A的主体是通过可编程互连阵列PIA连接在一起的 、 高性能的、 灵活的逻辑阵列块。每个LAB由16个宏单元组成 ， 输入到每个LAB的信号如下： 来自于PIA的36个通用逻辑输入； 全局控制信号（时钟信号、 清零信号）； 从I/O引脚到寄存器的直接输入通道， 用于实现 MAX7000A的最短建立时间。LAB的输出信号可以同时馈入PIA 和I/O控制块。 2 宏单元Macrocell MAX7000A的宏单元 乘积项 选择 矩阵 36 Signals from PIA 16个共享扩展项 Clear Select Global Clear UCC Clock/Enable Select CLRN ENA PRN DQ to I/O Control Block to PIA 2 from I/O pin Fast Input Select Programmable Register Register Bypass LAB Local Array 并联扩展项 (来自其它宏单元) Global Clocks - - - - 5个乘积项中，有1个可 以反馈回与阵列 (a) 共享扩展项 MAX7000A的扩展乘积项 宏单元乘 积项逻辑 乘积项选择矩阵 来自PIA的 36个信号 16个可共享扩展项 - 宏单元乘 积项逻辑 (b) 并联扩展项 MAX7000A的扩展乘积项 Product- Term Select Matrix Product- Term Select Matrix Preset 来自上一个宏单元 Clock Clear Clock Clear 到下一个宏单元 宏单元乘 积项逻辑 宏单元乘 积项逻辑 Preset - - 来自PIA的 36个信号 16个可共享 扩展项 3 输入/输出控制块 PIA UCC to Other I/O Pins GND from Macrocell Open-Drain Output Slew-Rate Control Fast Input to Macrocell Register to PIA OE Select Multiplexer 6 or 10 Global Output Enable Signals - - 编程单元 作地址码 to LAB PIA Signals 4 MAX7000A的可编程互连阵列PIA 编程单元控制与门 多数CPLD中的互连资源都有类似于MAX7000A的PIA结 构，这种连接线最大的特点是能够提供具有固定时延的通路 ， 也就是说信号在芯片中的传输时延是固定的、可以预测的 ， 所以将这种连接线称为确定型连接线。 看例子：tu-6-35 三、 现场可编程门阵列FPGA 现场可编程门阵列FPGA是由多个可编程的基本逻辑单元组 成的一个二维矩阵。 围绕该矩阵设有I/O单元，逻辑单元之间以 及逻辑单元与I/O单元之间通过可编程连线进行连接。因此， FPGA被称为单元型HDPLD。而由于基本逻辑单元的排列方式与 掩膜可编程的门阵列GA类似，所以沿用了门阵列这个名称。 多数FPGA采用SRAM编程工艺， 也有少数的FPGA采用反 熔丝编程工艺。 连续布线 ( Altera 基于查找表（LUT）的 FPGA ) LAB LE FPGA的结构示意图 开关矩阵SM 可配置逻 辑块CLB I/O块IOB可编程连线PI FPGA与CPLD结构特点 nAltera的连续式快速通道互连 FastTrack n采用分段式互连结构的器件无法得到冗余带来的好处 连续式互连 结构 分段式互连 结构 ALTERA FLEX 系列结构图 . . . IOC IOC IOC IOC . . . . . . IOCIOC . . . IOC IOC . . . IOCIOC . . . IOC IOC 逻辑单元 . . . IOC IOC . . . IOC IOC IOC IOC . . . 快速通道互连 逻辑阵列块 (LAB) IOC IOC . . . FLEX 10K系列FPGA结构图 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC EAB EAB 嵌入式 阵列块 FLEX 系列的逻辑单元 数据1 Lab 控制 3 LE 输出 进位链级联链 查找表 (LUT) 清零和 预置逻辑 时钟选择 进位输入级联输入 进位输出级联输出 Lab 控制 1 CLRN DQ 数据2 数据3 数据4 Lab 控制 2 Lab 控制 4 FLEX 10K 系列的EAB n什么是EAB（Embbeded Arry Block）? n容量为2048 bit的RAM n可以配置为存储器或者逻辑函数 n实现兆功能（Megafunction n实现存储器或者特殊的逻辑函数比单个的逻辑单元(LE)更有 效 LE 嵌入式阵列逻辑阵列 LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE EAB EAB EAB EAB EAB EAB 的字长是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 FLEX 10K 系列的EAB 输出 时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写脉冲 电路 输出宽度 8,4,2,1 数据宽度 8,4,2,1 地址宽度 8,9,10,11 写使能 输入 时钟 EAB的使用 n存储器功能 n用作同步或者异步 RAM n单端口或者双端口 FIFO nRAM 可用来实现动态硬件重配置 n逻辑功能 n配置时，EAB是可以预装的 n实现一个大的查找表，尤其适用于快速乘法器， 状态机和算术逻辑单元等 FPGAs Stratix II Stratix Cyclone Stratix GX APEX II APEX 20K Mercury FLEX 10K ACEX 1K FLEX 6000 CPLDs MAX II MAX3000A MAX7000 nFPGA与EPLD对比 n1.FPGA的集成度比CPLD高 n2.FPGA器件结构比CPLD灵活 n3.CPLD的功耗比FPGA大 n4.使用上CPLD比FPGA方便 n5.CPLD具有加密功能 CPLD FPGA PLD的编程与测试 1 PLD开发所需的设备 计算机； PLD的开发软件包、 专用的硬件描述语言； PLD的编程器或编程电缆。 2 PLD的开发流程 不同的软件包对PLD的开发流程不尽相同， 但 大致上都可归为三个过程。 设计输入设计处理 仿真 器件编程器件测试 1） 设计输入 设计输入主要是指设计者以一定的方式对器件的逻辑功能进 行描述， 并形成符合开发软件要求的设计源文件。目前多数的开 发软件都支持原理图和硬件描述语言两种描述方式。 2） 设计处理 开发软件可以自动完成对设计源文件的处理， 包括综合、 优化、 布局、 布线等过程，最后生成可编程逻辑器件的编程文 件。 设计者也可以通过在开发软件中设置一些参数，对设计处 理过程进行控制； 在处理过程中，还可以用仿真工具对设计结 果进行验证， 如果不满足设计要求，则需要修改设计。 3） 器件编程 器件编程就是用编程软件， 通过编程器或编程电缆将设 计处理产生的编程数据下载到可编程逻辑器件中， 这样可编 程逻辑器件就具备了预定的逻辑功能。 4） 器件测试 器件测试就是用实验的方法， 验证器件的实际性能。 ISP功能提高设计和应用的灵活性 n 减少对器 件的触摸 和损伤 n 不计较器 件的封装 形式 n 允许一般的