对基本电路行为的描述方法.ppt

第五讲 VHDL语言对基本电路行为的描述方法,提纲,对设计实体的描述 对接口的描述：VHDL语言的Entity结构 对接口的描述：对象类型 对行为的描述：VHDL的Architecture结构 采用IEEE 1164 Library和 Package Configuration 简单信号赋值语句 简单信号赋值语句：信号的执行机制 条件信号赋值语句 选择信号赋值语句 VHDL中的延迟模型,对设计实体的描述,VHDL语言主要是对设计对象进行描述 寄存器，逻辑模块，芯片，印制板，系统 数字系统的哪些方面需要我们描述 接口：设计实体对外部的连接关系 功能：设计实体所进行的操作,对接口的描述：VHDL语言的Entity结构,接口是全部端口（port）的集合 Port是一种新的编程对象：信号 Port具有类型定义，如bit Port具有工作模式定义：in, out, inout (双向),对接口的描述: 对象类型,VHDL支持四种基本的对象类型：变量（variable）,常量（constant）,信号（ signal）和文件（file） 变量和常量类型 和传统的编程语言定义一致 信号类型是针对数字系统的描述而定义的 与变量类型的区别在于信号值是与时间相联系的 信号的内部表示是一个时间-值的序列!（该序列常被称为信号的驱动序列）,Entity描述实例,对行为的描述：VHDL的Architecture结构,对行为的描述：VHDL的Architecture结构,描述了输出信号与输入信号之间的关系：信号赋值语句 定义了传输延迟 类型bit在描述真实的物理信号上是不够的：需要采用 IEEE 1164定义,采用IEEE 1164,采用IEEE 1164,使用IEEE 1164赋值系统之前需要加入Library和package声明语句,Library（库）和 Package（包）,Librariy中包含了映射到实际文件目录的逻辑单元 Package是类型定义，子程序和函数的集合 用户定义的Package和系统Package,Configuration（配置）,Configuration（配置）,将数字系统的接口与内部的具体实现分离开来。 一个entity可以有多个不同的architectures Configurations（配置）将 entity和一个特定的 architecture对应起来 绑定规则：默认和直接定义,设计单元,VHDL程序由基本设计单元和次级设计单元组成 基本设计单元 Entity Configuration Package声明 这些都是独立于其他设计单元的部分 次级设计单元 Package体 Architecture,简单信号赋值语句,简单信号赋值语句,常数类型 常数值在VHDL程序中是不能改变的。 在architecture中采用了信号和信号赋值语句 内部信号用来连接实际的电路元件 一条语句能够转入执行的前提条件是表达式敏感表中的信号有事件（event）发生 信号赋值语句和电路中的信号存在一一对应的关系 VHDL语句的执行顺序是由电路中的信号事件（event）的传播来决定的。 文本中的语句顺序和实际的语句执行顺序没有必然的联系,简单信号赋值语句：信号的执行机制,简单信号赋值语句：信号的执行机制,如果没有对信号作初始化处理，则信号的初始值是由信号类型的默认初始值来确定的 信号的时刻-数值对的序列就构成了一个波形 Transaction（处理）是信号赋值的内部表示 Event（事件）对应于信号赋值产生了新值 一个transaction（处理）所引起的信号赋值有可能没有改变信号的值,简单信号赋值语句：信号的执行机制,关于信号未来赋值的一个序列就构成了该信号的一个驱动（Driver） 信号的当前值就是序列头部的transaction中的值,简单信号赋值语句：信号的执行机制,在一条信号赋值语句中可以定义多个波形元素 该语句描述了在未来时刻信号将要发生的transition 每一个transition就定义为一个波形元素,简单信号赋值语句：信号的执行机制,共享的总线信号值是如果确定的？ 我们需要对共享的信号值进行“判决” 提取全部驱动器队列头中的值 按照判决函数确定信号的值 预定义的IEEE 1164判决类型是 std_logic和std_logic_vector,条件信号赋值语句,条件信号赋值语句,第一个为真的表达式决定了输出值！,选择信号赋值语句,选择信号赋值语句,“when others”子句可以用来保证所有的情况都被覆盖到了！,一个完整的VHDL程序模板,VHDL中的延迟模型,惯性延迟 默认的延迟模型 适合于描述电路单元，像与非门等的延迟 传输延迟 适合于描述具有非常小惯性的物理器件，像连线的延迟 全部的输入事件（event）都传输到输出信号上 Delta延迟 VHDL仿真器为了保证事件的正确执行顺序而自动插入的无穷小延迟,VHDL中的延迟模型：惯性延迟,signal = reject time-expression inertial value-expression after time-expression; 最常用的波形表达式,VHDL中的延迟模型：惯性延迟,VHDL中的延迟模型：delta延迟,VHDL中的延迟模型：delta延迟,VHDL中的延迟模型：