EDA技术与应用讲义第2章第4节EDA设计流程及其工具QUARTUSII快速设计指南-1.ppt

第2章第4节 EDA设计流程及其工具 Quartus II 快速操作指南 课程讲义 合肥工业大学 彭良清 上一章 下一章 本章参考资料 本章只是关于QUARTUS II软件的 简明操 作指导，未罗列该软件的所有功能。关于该 软件的详细操作过程 可从以下渠道得到： v该软件的help。 v本讲义第9章 设计优化（二），讨论了各 种编优化编译设置的含义，以及如何阅读编译 报告。 vAltera Corporation， intro_to_quartus2_chinese， 。 vAltera Corporation， quartusii_handbook， 本章内容 v安装与许可（License） v项目与文件类型（project & files type） vQuartus II菜单简介 v设计输入(design input) v器件与引脚指配(device & pin assignment) v编译和综合(compilation and synthesis) v仿真(simulation) v编程与配置(program and configuration) 安装步骤 v下载免费版本 v安装 v申请许可文件（License File) v设置许可文件（License File) v运行 安装步骤 vQuartus II 软件可以从ALTERA公司网站 上免费下载。 v目前版本为5.0（ quartusii_50_web_edition_single） vV5.0版本的文件大小为221M字节。 许可文件申请 v如何申请？ 安装完成后，需要从ALTERA公司网站上申请 许可文件，在申请许可文件时需要输入安装PC机 的网卡物理号码(NIC ID) 或者 硬盘序列号（C disk serial number）,此2个号码可从： Quartus II-Tools-License Setup 的窗口中得到。 建议使用NIC ID申请许可文件，这样可避 免格式化硬盘造成的硬盘号更改。 v许可文件的申请是免费的，并通过电子邮件传给 申请人， 许可文件 设置 v进入 Quartus II-Tools-License Setup-License file 。 项目（project ） vProject内容： All of the design files and other related files necessary for the successful compilation, simulation, and programming of a design v一个设计为一个Project, 所有 Project的内容包 含在一个项目文件中。 v在设计开始时必须指定创建一个Project文件 vQuartus II的项目文件扩展名为“.qar” 主要输入文件类型（files type） Quartus II Project File设设 计计 输输 入 .qpf VHDL Design File.vhd Verilog Design File.v Block Design File.bdf Memory Initialization File .mif Symbol File.sym Quartus II Settings File指配.qsf waveform files仿真.vwf 主要输出文件类型（files type） Programmer Object File编编程文件.pof SRAM Object File配置文件.sof Pin-Out File引脚输输出文 件（可用于 核对对硬件连连 接关系） .pin Quartus II主菜单 编 译 仿 真 编 程 File菜单 Project 菜单 顶层设计文件设置 电源估算文件生成 将设计文件加入项目中 Assignm ents菜单 器件和引脚指配 编译设置 Processing菜单 启动编译 启动仿真 Tools菜 单 器件编程 看RTL电路图 许可文件设置 设计输入(design input) v设计输入步骤 建立项目文件 File-New Project Wizard 编写设计文件代码（或者画出原理图） File-New-Device Design Files- 将设计文件加入到项目文件中 Project-Add/Remove File in Project vVHDL设计输入 v原理图设计输入 VHDL设计输入 文件名称 必须和 ENTITY名 一致 原理图设计输 入 元件符号调入 生成符号块 绘制节点连线 绘制节点总线连接 绘制导线工具 粘连（移动） 线段选中 原理图设计输入：符号调入 按下mouse右键 原理图设计输入：符号调入（续 前） 库符号 符号文件也可以是？ vVHDL代码得到！ v如何 将VHDL设计文件 变成 符号 文件（.sym）? 将VHDL代码生成符号文件（ *.sym） 一个例子 器件与引脚指配 (device & pin assignment) v 通过对话窗指配 Assignments - Device Assignments - Pins v通过“*.qsf”文件指配 “XXX.qsf”是一个文本文件，包含了设计 项目所有的配置信息，其中包括器件和引脚 信息 器件指配：Assignments - Device- Device & Pin Options- General JTAG User Code vSpecifies a hexadecimal number for the device selected for the current Compiler settings. The JTAG user code is an extension of the option register. This data can be read with the JTAG USERCODE instruction. vIf you turn on Auto usercode, this option is dimmed to indicate that it is not available. vThis option is available for all Altera devices supported by the Quartus II software except FLEX 6000 devices. Device & Pin Options- Unused Pins 未用引脚一般接地 Device & Pin Options- Configuration 引脚指配：Assignments - Pins- 通过“*.qsf”文件指配 v# Pin & Location Assignments v# = vset_location_assignment PIN_1 -to a00 vset_location_assignment PIN_2 -to a04 vset_location_assignment PIN_3 -to a02 编译和综合 (compilation and synthesis) 如果 编码设计 完成 如果 器件和引脚指配 完成 那么 我们 就可以 开始编译了！ 请进入： Processing - Complitaion 看RTL图 如果编译通过， 那么 我们还可以看 VHDL代码的RTL图 To ols- RTL Viewer 仿真(simulation) vQuartus II的simulation功能使得 FPGA代码设计 和 PCB设计 同步 或者 超前 进行. v必须选择 进行那种类型？ Function & Timing v如何启动仿真： Processing-Start Simulation 仿真(simulation):步骤 v建立“.VWF”文件 File-New-Other Files-Vector Waveform file v设置仿真的时间分辨率和仿真时长 Edit-End Time Edit-Grid Size v选择 仿真类型（Function & Timing） v定义输入波形 v启动仿真：Processing-Start Simulation v观察仿真结果（输出信号的波形） 选择 仿真类型：Project-Setting- Simulator 定义输入波形 编程与配置 (program and configuration) v设置编程硬件（编程电缆选择） Tools-Programmer-Hardware Setup v设置下载模式 Tools-Programmer-Mode v调入编程文件 Tools-Programmer-Add File v启动编程 Tools-Programmer-Start 设置编程硬件（编程电缆选择） Tools-Programmer-Hardware Setup 设置下载模式 FPGA 配置 EPCS1，EPCS4等编程 EPC2,CPLD等编程 启动编程 JTAG User Code vSpecifies a hexadecimal number for the device selected for the current Compiler settings. The JTAG user code is an extension of the option register. This data can be read with the JTAG USERCODE instruction. vIf you turn on Auto usercode, this op