SOPC设计流程和软硬件协同设计方法.ppt

v1.基于Altera FPGA的SOPC 设计流程及设计工具 3. 可编程器件设计环境 可编程器件设计环境是开发 SoPC 的关键，只有通过软件的综 合、分析、剪裁才能重构所需要的集成系统。另外目前的开发环境 都已集成了在线仿真和在线测试的模式，而使得利用软件编程手段 就能完成对SoPC的设计。因此，合理的选择一个功能强大、界面完 整、输入方便的可编程、可重构的SoPC设计环境是走向成功的第一 步。 Altera Xilinx Lattice Atmel MAXPLUS Quartus 支持硬核 ARM922T 支持软核 Nios FoundationISE Platform Studio 硬核PowerPC405 软核 MicroBlaze ISP(InSystem Programmability) IspLever 主要针对中小规模的LPD设计FPSLIC AT94K AT94S 1.1. EDA技术的发展趋势 QuartusQuartus 软件设计平台软件设计平台 SOPC设计工具 1.Quartus II Quartus II是近年来由Altera公司的推出的一套用于 FPGA的集成开发环境。完成系统的输入、综合、布局、仿 真、编程等。 2. SOPC Builder SOPC Builde:为设计者提供了一个强大的可以快速开发 设计及验证的SOPC系统设计平台，用以搭建基于总线的系 统。它包含了一系列的模块，例如Nios II处理器、存储器、 总线、DSP等IP核，为了将微处理器核、外围设备、存储器 和其它IP核相连接起来，SOPC Builde能够自动生成片上 Avalon总线和总线了仲裁器等所需的逻辑。 SOPC设计工具 3.NIOS IDE NIOS IDE（NIOS Integrated Develop Environment）， 是Altera公司提供的专门开发SOPC软件 的集成开发环境，它提供了一系列的管理工具，能完成对软 件项目的管理，并能够完成对源代码进行编辑、编译、连接 、调试、下载等功能。同时，NIOS IDE还集成了许多软件 组件，比如RTOS、LWIP、FS等软件组件，并提供了图形 化的参数编辑方式。基于这个平台可以方便地进行应用 SOPC应用软件的设计。 SOPC由于硬件和软件都必须自己设计和定制，它 与传统的嵌入式系统设计流程不同；在传统的嵌入式 系统开发中，其主控芯片一般是专用的集成电路，其 结构是固定的，比如ARM系列的4510、44B0X、2410等 等，这种控制器的外设已经设计好，而且地址都已经 固定，设计人员只要关心PCB设计和软件开发。对于 SOPC的开发，设计人员必须同时关注片内硬件逻辑的 设计和应用软件的设计。 SOPC设计流程 自定义外设、指令 定义Nios系统模块 生成Nios系统模块 锁定引脚、硬件 编译、仿真 开发自定义IP驱 动程序、定义HAL OS移植 编写应用程序 编译连接调试 生成 System.h 硬件下载 到SOPC板 软件下载到 SOPC板 设计规则、软硬件划分 硬件开发软件开发 软硬件 协同验 证 SOPC系统实现 NIOS IDE SOPC Builder Quartus II v2.IP Core及其在SOPC中的地位 4. 知识产权核 (IP Intellectual Property ) IP是知识产权的简称。IP核的定义：经过预先设计、预先验 证，符合产业界普遍认同的设计规范和设计标准，具有相对独立 功能的电路模块或子系统, 可重用(Reuse)于SoC、SoPC或复杂的 ASIC设计中。 所谓IP资源复用（IP Reuse）是指在集成电路设计过程 中，通过继承、共享或购买所需的知识产权内核，然后 再利用EDA工具进行设计、综合和验证，从而加速流片 设计过程，降低开发风险。IP Reuse已逐渐成为现代集成 电路设计的重要手段，在日新月异的各种应用需求面前 ，超大规模集成电路设计时代正步入一个IP整合的时代 。 基于FPGA的 IP资源复用 (IP Reuse) IP Reuse不仅仅是应用于ASIC的设计，它对基于FPGA的系统 设计而言更具有举足轻重的地位。目前FPGA在采用IP Reuse方 面 已走在市场的前面，其原因有以下几点： FPGA具有极高的灵活性和面市周期短的特点，这使 多项设计的综合迭代过程仅在数小时之内得以完成。 由于FPGA密度达到了百万门甚至千万门，越来越多 的设计师倾向于使用IP核来保持和提高产品的产量。 FPGA的设计成本低廉, 可作为切实可行的生产工具 以及最佳原型设计，从而大大降低了设计门槛。 IP Core 存在形式 IP分为软IP、固IP和硬IP。 软IP是指描述功能块的行为的HDL程序包， 它并不涉及用什么电路和电路元件实现这些 行为。 固IP是指完成了综合的功能块，有较大的设 计深度，以网表的形式提交客户使用。 硬IP提供设计的最终阶段产品：掩膜。 本系统设计的Avalon总线接口的IP和独立接 口的IP均为软IP核，他们均以HDL的形式存 在。 IP Core的表现形式 HDL语言（VHDL 或 Verilog HDL） 原理图（可移植性差） 网表 符合某种EDA工具的特定格式 IP Core的分类SOPC的要素Vs.ASIC 微处理器IP Core 8/16/32/64位，如MicroBlaze、Nois、8051 处理器外设IP Core SDRAM 控制器、LCD 控制器、总线控制器等 DSP算法IP Core FIR滤波器、DES加密、音视频编码和解码等 通信控制器IP Core MAC、Gbit收发器、CAM、协议转换等 其它类型IP Core IP Core设计：编码风格 编码风格（Coding Style）是基于HDL的IP Core源码编写的指导性文档，关系到IP Core 的可读性、易于集成性及其质量 编码风格一般包含几个方面的约定：文件头 和版本说明、联机注释、命名规则、可综合 编码（UCF）等 http:/www.IP v3.SOPC设计中的软硬件 协同设计 软硬件协同设计定义与主要概念 软硬件协同设计定义 The meeting of system-level objectives by exploiting the trade-offs between hardware and software in a system through their concurrent design 主要概念 Concurrent（并发）: hardware and software developed at the same time on parallel paths Integrated（交互）: interaction between hardware and software developments to produce designs that meet performance criteria and functional specifications 软硬件协同设计定义与主要概念 传统的嵌入式系统设计过程 传统软硬件设计过程的基本特征: 系统在一开始就被划分为软件和硬件两大部分 软件和硬件独立进行开发设计 “Hardware first” approach often adopted 隐含的一些问题: 软硬件之间的相互性能影响很难评估 系统集成相对滞后. 因此: Poor quality designs（设计质量差） Costly modifications（设计修改难） Schedule slippages（研制周期不能有效保障） 软硬件协同设计过程 系统定义（需求分析） 软硬件划分 结构规划 处理器类型, 软硬件之间的接口类型, 等. 划分目的 满足系统速度,延迟, 体积,成本等方面 的要求. 划分策略 - high level partitioning by hand, automated partitioning using various techniques, etc. 软硬件设计（同时进行） 交互设计 设计验证 典型的软硬件协同设计过程 System Integration Instruction set level HW/SW evaluation Unified representation (Data/control flow) HW/SW Partitioning Interface Synthesis Software Synthesis SW Hardware Synthesis HW System Description (Functional) Concurrent processes Programming languages FSM- directed graphs Another HW/SW partition 软硬件协同设计的优势 在设计初始阶段就可进行软硬件交互设计和 调整 Provides continual