EDA技术实用教程PPT课件-第4章 MAX+plusII应用向导.ppt

第4章 max+plusii应用向导,eda技术实用教程,第4章 max+plusii应用向导,教学内容: 4.1 vhdl输入基本设计流程 4.2 原理图输入设计方法,1. 为本项工程(project)设计建立文件夹,2. 输入设计项目和存盘,建立文本编辑器对话框,4.1 vhdl输入基本设计流程 4.1.1 编辑输入并保存vhdl源文件,注意:文件夹不能用中文,不能带空格,尽量不用数字,选file/project/name菜单建立项目名,选file/new菜单，并选text editor条目，进入文本编辑窗,在文本编辑窗中输入vhdl文件并存盘,file/project/save & check 菜单将文件存盘并检查文件的正确性 （文件应以扩展名*.vhd存盘）,设定当前文件为工程,4.1.2 将当前设计设定为工程和选定目标器件,选file/project/set project to current file设定当前文件为工程,选定当前工程的目标器件为ep1k100qc208-3,去掉勾,选择acex1k,选择ep1k100qc208-3,选assign/device菜单，在指定器件窗口指定acex1k系列，并选ep1k100qc208-3器件,图4-16 设定vhdl编译版本号,4.1.3 选择vhdl文本编译版本号和排错,选compile interfaces/vhdl netlist reader settings，设定vhdl编译版本号,选file/project/save & compile 菜单，编译设计文件,在全程编译窗口下消去“use quartus fitter”项,compile 中 processing fitter setting,关闭用于优化flex10k 和acexik系列适配算法的操作:,去掉勾,确定设计文件中的错误,从snf文件中输入设计文件的信号节点,(1) 建立波形文件,4.1.4 时序仿真,选max+plus2/waveform editor菜单,编辑输入信号波形（在波形编辑窗口,选node/enter nodes from snf菜单将输入和输出端口调入,然后再编辑）,图4-20 列出并选择需要观察的信号节点,(2) 输入信号节点,选node/enter nodes from snf菜单将输入和输出端口调入,图4-21 在options菜单中取消snap to grid的选择 #,(3) 设置波形参量,图4-22 设定仿真时间长度,fileend time,图4-23 为输入信号设定必要的测试电平或数据,(4) 为输入信号加上激励电平并存盘,为输入信号假如时钟激励信号,保存仿真波形文件 .scf,运行仿真器,(5) 运行仿真器并观察分析波形。,选max+plus2/simulator 菜单进行行为访真,多路选择器mux21a的仿真波形,打开延时时序分析窗,选max+plus2/time analyzer 菜单，在delay matrix 查看时间特性,mux21a项目的设计层次,(1) 了解设计项目的结构层次。,4.1.5 设计项目的其他信息和资源配置,适配报告中的部分内容,芯片资源编辑窗,(2) 了解器件资源分配情况。,(3) 了解设计项目速度/延时特性。,(4) 资源编辑。,4.1.6 引脚锁定,device view窗,选max+plus2/floorplan editor 菜单，将设计文件的输入和输出引脚赋予实际器件,引脚锁定,完成引脚锁定后必须再编译一次!,设置编程下载方式,4.1.7 编程下载和测试,选max+plus2/programmer菜单进行配置下载,设置编程下载方式 通过jtag口向fpga下载sof文件,max+plusii一般设计流程,4.1.8 设计流程归纳,(1) 首先安装max+plusii； (2) 选择(“开始”“设置”“控制面板”)； (3) 双击“游戏选项”，然后选择“添加”“添加其他”“从磁盘安装”命令，再单击“浏览”浏览驱动所在目录：max+plusii的安装目录driverswin2000； (4) 选择 win2000.inf ，单击“确定”； (5) 在“数字签名未找到”对话框中，选择“是”； (6) 在“选择一个设备驱动程序”窗口中，选择“altera byteblaster”，并单击“下一步”； (7) 在接下去的“数字签名未找到”对话框中，仍选择“是”； (8) 安装完成，依提示，重新启动计算机。,4.1.9 max+plusii在windows 2000/xp上的安装设置,4.2 原理图输入设计方法,4.2.1 原理图方式设计初步 *4.2.2 较复杂电路的原理图设计,4.2.1 原理图方式设计初步,原理图编辑流程： 建立设计文件夹进入原理图设计系统输入元件 元件的编辑连线命名保存文件将当前设计项目设置成工程文件,1. 为本项工程设计建立文件夹,假设本项设计的文件夹取名为my_prjct， 路径为：e:my_prjct。,基本设计步骤：,2. 输入设计项目和存盘,输入元件,元器件库：,子目录“prim”下存放的是数字电路中一些常用的基本元件库，例如and、or、vcc、gnd、input、output等。 子目录“mf”下存放的是数字电路中一些中规模器件库，包括常用的74系列逻辑器件等。将这些逻辑电路直接运用在逻辑电路图的设计上，可以简化许多设计工作。 子目录“mega_lpm”下存放的是一些比较大的并可做参数设置的元件，使用中需要对其参数进行设置，在一些特殊的应用场合，可以调用该目录下的元件。 子目录“edif”下存放的是一些符合edif格式的元件。,图4-22 将所需元件全部调入原理图编辑窗,图4-3 连接好原理图并存盘,3. 将设计项目设置成工程文件(project),4. 选择目标器件并编译,图6-4 对工程文件进行编译、综合和适配等操作,fileprojectset project to current file,eda实验箱上的芯片为acex1k系列的ep1k100qc208-3。即在“device family”中选择“acex1k”，在device列表中选择“ep1k100qc208-3”芯片型号,5. 时序仿真和包装入库,图4-23 半加器h_adder.gdf的仿真波形,时序仿真:,包装入库:,filecreate default symbol,生成元件，文件后缀为：.sym,6. 设计顶层文件,图4-24 在顶层编辑窗中调出已设计好的半加器元件,在顶层编辑窗中设计好全加器,1位全加器的时序仿真波形,用74390设计一个有时钟使能的两位十进制计数器,4.2.2 较复杂电路的原理图设计 1. 设计有时钟使能的两位十进制计数器,双十进制计数器,调出元件74390,从help中了解74390的详细功能,子目录“mf”下74系列,两位十进制计数器工作波形,clr=1 qn+1=0 clr=0 enb=0 qn+1 = qn enb=1 clk qn+1 = qn+1,两位十进制频率计顶层设计原理图文件,2. 频率计主结构电路设计,8位锁存器,7段bcd译码器,总线,具有相同标号的线段可视为连接线段,100进制计数器,两位十进制频率计测频仿真波形,待测信号f_in周期410f 测频控制信号cnt_en周期32f，高电平允许