高密度三维封装中TSV热应力分析开题报告.doc

毕业设计（论文）学生开题报告课题名称高密度三维封装中TSV热应力分析课题来源老师拟定课题类型BX指导教师聂 磊 副教授学生姓名陈少平学 号1210132132专业班级测控（12质量1）1、 本课题的研究现状、研究目的及意义1947 年，第一只晶体管在贝尔实验室诞生，带领人类从此进入飞速发展的电子时代。 1959 年，第一块集成电路在 TI 公司诞生，标志着人类进入微电子时代。此后，半导体行业以其飞速术革新令世界瞩目，短短几十年间，半导体行业已经超越汽车工业成为世界第一大产业，如今在生活的各个角落都离不开半导体的身影。半导体自诞生的那天起就一直在朝着尺寸更小，速度更快，集成度和可靠性更高，以及价格更低的道路上努力发展。早在 1964 年，仙童半导体公司创始人之一摩尔博士就预言集成电路上的晶体管数目将会以每 18 个月翻一番的速度稳定增长，并在今后数十年保持这种势头。这一预言确实得到了证实，集成电路经过 SSI（小规模集成电路），MSI（中规模集成电路），发展到 LSI（大规模集成电路），VLSI（超大规模集成电路）以及 ULSI（特大规模集成电路）。如今，微电子技术已经进入纳米尺度，逐步逼近了材料的物理极限。继续按照摩尔定律缩小MOS 管尺寸变得不再可靠，因此，业界将更多的目光投向了发展空间巨大的电子封装技术，通过将多个芯片堆叠起来的三维封装技术被认为是最有希望在未来实现“超越摩尔定律”的新技术，目前，针对三维封装工艺以及可靠性的研究已成为炙手可热的研究内容。一般的微电子封装技术是在 X 与 Y 平面内完成的二维封装，随着手机等便携式电子产品对小型化、高密度、多功能要求的不断提高，而碳纳米管等新材料的运用还遥遥无期的时候，人们把关注集中到了芯片封装的 Z 方向。三维封装是在 Z 方向实现芯片的堆叠，它是一种高级的三维系统级封装（System in Package，Si P）。 三维封装有两种形式，芯片堆叠与封装堆叠。实现三维封装的技术方案有很多，其中最主要的技术方案有多芯片堆叠（Multi-Chip Stacking），封装堆叠（Po P，Package on Package）以及硅通孔（TSV，Through Silicon Via）封装。最近几年，由于硅通孔 (through-silTSVon vias，TSV) 技术具有推动摩尔定律不断发展的潜力，再加上它所具备独特的小外形因数和高性能 3D 芯片系统能力，因此受到工业界的广泛认可。3D TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往 TSV封装键合和使用凸点的叠加技术不同，TSV 能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能。为了在容许的成本范围内跟上摩尔定律的步伐，在主流器件设计和生产过程中采用三维互联技术将会成为必然。1、 国内封装产业发展现状国内封装产业随半导体市场规模快速增长，与此同时，TSV设计、芯片制造和封装测试三业的格局也正不断优化，形成了三业并举、协调发展的格局。作为半导体产业的重要部分，封装产业及技术在近年来稳定而高速地发展，特别是随着国内本土封装企业的快速成长和国外半导体公司向国内转移封装测试业务，其重要性有增无减，仍是TSV产业强项。境外半导体制造商以及封装代工业纷纷将其封装产能转移至中国，近年来，飞思卡尔、英特尔、意法半导体、英飞凌、瑞萨、东芝、三星、日月光、快捷、国家半导体等众多国际大型半导体企业在上海、无锡、苏州、深圳、成都、西安等地建立封测基地，全球前20大半导体厂商中已有14家在中国建立了封测企业，长三角、珠三角地区仍然是封测业者最看好的地区，拉动了封装产业规模的迅速扩大。另一方面，国内芯片制造规模的不断扩大，也极大地推动封装产业的高速成长。为了降低成本，近年来许多封测企业选择中西部地区新建工厂。英特尔成都封测厂拥有国际最先进的晶圆预处理流程技术，制造周期可缩短30%50%，英特尔全球50%以上的处理器都出自成都工厂。一部分集成器件制造商及封测代工企业将产能转移至中西部地区，这种趋势将会持续数年。尽管如此，TSV产业仍喜忧参半。在2010年，国内TSV市场规模扩大到7 350亿元，其产业规模与市场规模之比始终未超过20%，如扣除接受境外委托代工的销售额，则实际国内自给率还不足10%，TSV已连续多年超过石油和钢铁进口额的总和，成为国内最大宗的进口商品。美欧日韩等凭借技术领先战略，主导着产业和技术发展方向，CPU、存储器、微控制器、数字信号处理器等量大面广的通用TSV产品基本依赖进口。国内TSV设计、制造、封测在核心技术与产品的研发和商品化方面，其竞争实力有待进一步加强。在超大规模TSV方面，需要对封装、引线精密制造、芯片引线键合、材料选择、结构设计和冷却手段等进行技术创新。封装环节技术竞争是以市场规模化为主的，目前，国内整个TSV产业还属于幼嫩时期，产业规模小，竞争力弱，抵御市场波动能力差，政产学研用相结合的原创新体系尚未建立，多渠道的投融资环境尚未形成，封测产业也毫不例外，与国际先进水平相比仍有近10年差距。在整体产业化技术水平上，国内封测业仍以DIP（双列直插封装）、SOP（小外形封装）、QFP（四边引脚扁平封装）等传统的中低端封装形式为主，近年来企业销售量大幅增长，有多家企业封装能力达数十亿块，但销售额却停滞不前，效益大幅下滑，技术水平参差不齐，趋于同质化竞争，主要体现在市场、技术、成本、资金、人才等方面。产业链不够完善，难以满足国内设计和芯片制造发展的要求，需要持续稳步扩大产业规模，加强技术创新，加快产品结构调整，加速人才培育，加大对外合作交流。2、封装技术发展现状ITRS（国际半导体技术路线图组织）针对半导体产业发展的挑战，提出“新摩尔定律”概念的基本内涵是功能翻番，为TSV芯片和封装带来了层出不穷的创新空间。随着封装技术的不断发展， MCP、Si P、So P、Po P、SCSP、SDP、WLP等封装结构成为主流，并为趋于Z方向封装发展的3D（三维）集成封装、TVS（硅通孔）集成等技术研发奠定了坚实的基础，可解决芯片技术发展的一些瓶颈问题，有可能引发半导体技术发展方式的根本性改变。2.1、国内封装技术发展现状经过企业积极进取和艰苦努力，引进、消化吸收国外先进封装技术以及多年的技术沉淀与持续研发，封装产业近年来涌现出很多半导体创新产品和技术，通过行业顶级评选、参与国家科技重大专项实施、封装测试技术与市场专题研讨会、中国半导体市场年会等活动，可以从中管窥封装技术发展现状。以技术创新性为代表的国内本土封测企业快速成长，生产经营规模较大，在技术水平上开始向国际先进水平靠拢。25家产业链相关单位组建了产学研合作“中国集成电路封测产业链技术创新联盟”，建立高密度TSV封装技术国家工程实验室，切入封测产业量广面大、完全依赖进口或者是国外垄断的技术创新项目课题立项，积极推进项目的组织实施和基础管理工作，“大兵团作战”发挥封测应用工程对整个产业链及关联产业产生的辐射作用。依据国际化战略、品牌战略的实施，BGA、CSP、MCP等新型封装技术已在部分生产线应用。MIS、s QFN和FBP自主知识产权技术取得成功，基本掌握部分国际封测主流核心技术，如TSV、射频Si P、圆片级三维再布线封装、铜凸点互连、高密度FC-BGA封测、50m以下超薄芯片三维堆叠封装等先进技术，QFN系列产品方面品种齐全，并具有良好的生产经验。MIS倒装封装技术可用于替代高成本BGA封装，内脚密度达到25m脚宽及25m的脚间距，能够将目前TSV封装主流技术QFN/DFN系列产品工艺提升至新水平，拓展至新领域，使产品实现小外形高密度，扇入扇出内外引脚互联技术，可节约成本30%以上，并配合以基板为基础的Si P封测服务，工艺制程方面取得突破性进展，同时与自主知识产权铜凸柱封装结合堪称完美，实现技术的转型升级。重大专项给力引领，自主创新抢占制高点，产业环境日臻完善，高密度BUMP实现产业化，先进封装WLP成功起步，QFN/LQFP量产化进展迅速，MIS-PP技术独创封装巅峰之作，经过积极进取和艰苦努力，涌现出很多封装创新技术与产品，并拥有自主知识产权，项目实施产业化取得一定进展，打造一流封测企业，推动了行业的技术更新，有力提升了企业的自主创新能力和核心竞争力。2.2、国际封装技术发展现状新型封装材料与技术推动封装发展，其重点直接放在削减生产供应链的成本方面，创新性封装设计和制作技术的研发倍受关注，WLP设计与TSV技术以及多芯片和芯片堆叠领域的新技术、关键技术产业化开发呈井喷式增长态势，推动高密度封测产业以前所未有的速度向着更长远的目标发展。2.2.1、3D封装的主要类别及技术3D封装实际上是一种系统级集成结构，其中的TSV技术是芯片制造与封装技术相融合的集成技术，可提高封装密度，增强产品性能，提升速度，降低功耗和噪声，实现电子设备的小型化和多功能化，设计自由度提高，研发时间缩短，可靠性更高。IMEC正与ITRS以及Jisso封装标准集团共同制定基于电子供应链的4种3D分类标准：（1）3D-Si P，采用传统的引线键合进行芯片堆叠，即在第二层和第三层Jisso封装层级实现3D互连，3D互连高度在1mm以内；（2）3D-WLP，在TSV钝化层工艺完成之后，实现3D互连高度100m以下；（3）3D-STSV（堆叠-TSV），在全局层级或中间层级的3D互连，其互连高度在1m10m之间；（4）3D-TSV，在芯片连接层级实现3D互连，其高度1m以下。3 D 封装改善了芯片的许多性能，如尺寸、重量、速度、产量及能耗，技术上有诸多优势（1）在尺寸和重量方面，与单芯片封装相比，采用3D技术可缩小封装尺寸、减轻重量达4050倍；（2）在速度方面，3D互连长度更短，工作速度更快，寄生性电容和电感得以降低，系统的总功耗降低了30%左右；（3）与2D封装相比，3D技术的组装效率约为2D的 200；（4）在芯片中，噪声幅度和频率主要受封装和互连的限制，3D技术在降低噪声中起着缩短互连长度的作用，同时也降低了互连伴随的寄生性；（5）随着芯片尺寸的不断缩小，3D技术可持续提高电路密度、性能，降低成本。高密度3D封装是为适应宇航、卫星、军事、计算机、通信以及消费类系统的需求，近年来获得迅速发展的新型封装与组装技术，最大限度地灵活应用各种芯片资源和封装互连优势，成为实现整机系统集成的必然趋势。2.2.2、Si P技术Si P技术日趋产业化，以芯片为中心、无薄膜集成、有分离元件集成、需母板，继承了传统3D封装形式，并使其多样化；此外，整合了现有芯核资源和生产工艺优势，降低了成本，缩短上市时间；同时克服了工艺兼容、信号混合、电磁干扰等困难，产品主要集中在高性能、低成本、便于携带的通信系统。2.2.3、TSV集成技术 TSV集成技术是利用垂直硅通孔完成芯片间互连的方法，其连接距离更短、强度更高，可实现更小更薄而性能更好、密度更高、尺寸和重量明显减小的封装，同时还能用于异种芯片之间的互连。TVS通孔集成按制作时间段分为先通孔、中通孔、后通孔、键合后通孔等四类，在存储器堆叠、MEMS结构封装、图像传感器中的应用发展迅速，铜-铜键合、金属易熔键合、硅熔融键合、焊料键合等已成为3D集成和WLP的关键工艺之一。3、封装技术发展趋势从半导体技术的发展趋势来看，高密度薄型化系统集成的MCP、Si P、WLP、TSV、3D封装等代表着TSV封测技术发展的主流方向，先进封装技术与Si P是产业发展热门话题，其封装基板向更小尺寸发展，引脚数量进一步增多，引脚线宽/引脚间距更微细化，布线密度增大，芯片堆叠层数增加，原材料、设备、工艺技术难度更高都是其发展趋势。3.1国内封装技术趋势未来510年是国内TSV产业发展极为关键的时期，封测业未来发展的潜力依然巨大，TSV封测技术将适应设计业发展的需求，日益向短、小、轻、薄、高密度、高效率、高性能、低高度、多形式、系统化、系列化、集成化发展，融合芯片制造技术，并提升MCP和Si P成为实用技术，封装与组装进一步融合，各种QFN、MCM（多芯片组件）、MCP、BGA、CSP等中高端技术及产品在国内的市场需求明显增强，还将呈现逐年上升的趋势。围绕3D封装、绿色封装、封装可靠性与测试、表面组装与高密度互连、封装基板制造、先进封装设备、封装材料、LED（发光二极管）封装、新兴封装（MEMS/MOEMS）等技术是多个产业界和学术界关注的专题，尤其对MEMS封装技术的研发持续高涨。封测产业链技术创新联盟将继续按照“以重大专项为先导，以市场带动研发，以成果推动产业”的指导思想，提出“十二五”发展的关键技术、产品、项目，由封测龙头企业根据封测业发展需要，结合装备、材料业的实际，提出“十二五”先进封装设备、材料的项目需求，积极推进共同开发，加快技术进步，实现重大产品、重大工艺和新兴领域的突破，使整体技术水平与全球先进封装技术保持同步，并实现批量生产。据预测，未来5年TSV产业结构将进一步得到优化，芯片的设计、制造、封测形成较为均衡的产业结构，其比重将依次分别为28%、35%、37%。封测业进入国际主流领域，实现Si P、倒装芯FC、B G A 、 C S P 、 M C P 等新型封装形式的规模生产能力。重点发展BGA、PGA、CSP、MCP、Si P先进封测技术，推动多叠层多芯片Si P、300mm/新型WLP、高性能CPU封装、MIS、高密度TSV、汽车电子/MEMS封装、BGA/CSP、高功率高导热低成本封测工艺技术的开发。加强封测业的技术创新，重点支持Si P关键技术，推进超薄芯片封装、超细节距封装等封测工艺和设计技术开发，扶持TSV、铜互连、3D-Si P、传感器封装、IGBT封装及产业化。3.2、国外封装技术趋势半导体技术路线图不断从质量、成本和小型化等方面对产品制定新的更高的要求，后摩尔定律的内涵是以“功能翻番”作为新的利润增长点，追求异构器件/模块集成、3D集成将成为主流，努力实现“功能翻番”和“尺寸缩小”以及“微结构”的复合发展，Si P是“后摩尔时代”的发展方向之一，开发集成微系统技术涉及微电子、光电子、MEMS、架构、算法等多学科交叉领域，极具技术发展前景和市场经济效益。3D集成被认为是下一代的封装方案，现已提出多种方法，关注规模生产中的生产率和成本，无凸点WOW（晶圆堆叠晶圆）是继芯片-芯片、芯片-晶圆技术后的第三代技术，在背面-正面堆叠任何数量的减薄300mm晶圆，自对准多TSV互连而不用凸点,能实现芯片对芯片的独立连接，提高了晶圆级堆叠的总良率，可制定通向以生产成本支撑的高密度集成路线图，其产出是以往的100倍。下一代3D制造中规模生产将采用芯片-晶圆技术，然后是WOW。3DDRAM（动态随机存取存储器）封装采用TSV/DRAM阵列堆叠技术，将4片或更多的DRAM核心芯片通过TVS堆叠，并与另外的外围电路接口芯片一起键合到衬底上，从概念转为生产，有望带来优异的功率性能，封装更小，并支持更高数据速率，成为未来工艺发展的趋势。CPU与存储器的3D封装是后摩尔时代的发展方向之一，3D封装技术在解决MEMS（微机电）传感器芯片的应用方面也扮演了关键性角色，在异质整合特性中，也可进一步整合模拟射频、数字逻辑、存储器、传感器、混合信号、MEMS等各种组件，具备低成本、小尺寸、多功能、微功耗等多重优势，MEMS的3D封装发展备受关注，逐步走向商品化。TSV发展迅速，被许多半导体厂商和研究机构认为是最有前途的封装方法，国际上超过50%的厂商均参与3D TVS互连方面的研究，用于增加封装密度，以TVS为主要互连方式的3D封装结构，将在消费类电子、通信、网络设备、机器人、生物医学领域发挥重要作用。WLP将向更高I/O数和引脚节距更小的方向发展，进一步发挥在尺寸、重量和电气性能方面的优势，为系统进一步集成提供了一个可能的途径，代表着封装技术的主流发展方向。一些新型封装材料和技术为创新型封装设计铺路领航，不断改进产品性能。例如，引线框架/功率TSV封装使用的晶圆背部涂层技术、液态和粉末状压膜材料与压膜技术、热压倒装芯片（极细节距倒装芯片、Su凸柱和Au凸点倒装芯片的互联），可改进焊接互连可靠性的环氧助焊技术、金属化、芯片减薄及清洗、散热及电路性能、嵌入式工艺、凸点技术等。在封装划片工艺及优化方面，用于低K薄晶圆划片的多束全切割激光技术可获得很窄的划片切形、极小的热效应区、很高的芯片强度值（典型值800MPa1 000MPa），同时还能保证很高的生产效率，将使其在划片工艺中得到广泛应用。课题类型：（1）A工程实践型；B理论研究型；C科研装置研制型；D计算机软件型；E综合应用型（2）X真实课题；Y模拟课题；二、本课题的研究内容：1、理解高密度三维封装中TSV的工作原理和特点；2、利用仿真软件，研究TSV样品工作时热应力分布；3、分析试验结果，发现应力产生与变化规律模式。3、 本课题研究的实施方案、进度安排：1、 高密度三维封装中TSV的工作原理和特点通过查阅资料知道，TSV 技术是通过芯片和芯片之间、晶圆和晶圆之间制作垂直导通来实现芯片间互连的最新技术。从图 1-1（c）可以看出，TSV 采用倒装焊接和晶圆键合技术将多层芯片互连。它是继引线键合、载带键合（TAB）和倒装芯片以后的第四代封装技术。 1.1、TSV 叠层封装技术的特点:与传统的平面二维引线互连相比，这种三维 TSV 封装具有诸多优点：（1）、尺寸小重量轻：与传统的单芯片封装相比，三维封装的尺寸和重量缩小了40-50 倍。与 MCM 技术相比，三维封装体积缩小了 5-6 倍，重量减轻 2-13 倍。（2）、硅片使用效率高，集成度高：与二维封装相比，硅片效率超过 100%，随着 TSV高深宽比技术的发展，高密度的连接逐渐成为现实，能够实现复杂的多片全硅系统集成，TSV 封装的密度比当前用于先进多片模块的物理封装高出许多。（3）、缩短信号延迟，同时降低功耗：由于采用 TSV 封装技术，芯片间的连接长度缩短为芯片的厚度，同引线键合和倒装芯片相比，TSV 可以在垂直方向上获得多层芯片间最短的互连长度，取代原先用金线等贵金属组成的互连引线，既降低成本，又提高可靠性。此外，较短的互连长度还能有效地减小器件的功耗，同时降低互连延迟，提高系统的运行速度，从多角度提升产品的性能。当然，TSV 封装也有其局限性，目前考虑的因素主要有两点，其一，是可靠性，由 TSV 封装技术制造的器件，电路密度很高，功率密度也随之增加，故热量管理是必须要考虑的因素，高校、企业对这方面的研究一直没有中断过。其二，是成本控制，TSV 封装使得设计的复杂性增大，再加上制造、测试等多个环节，使得 TSV 技术的成本仍然比较高。高通公司先进工程资深总监 Matt Nowak 在去年年底曾指出，在使用高密度的 TSV 来实现芯片堆叠的量产以前，这项技术还必须再降低成本才能走入市场。即便如此，TSV 技术明显的优势仍让业界对该技术充满信心并寄予厚望。智能化手机是加速 TSV 三维封装的重要动力，部分业界人士认为，到 2014 年，智能手机的移动应用处理器可能会采用 TSV 技术，成为率先应用 TSV 量产的产品。目前，这项技术成为了半导体行业发展的重头戏之一，相信在不远的将来，TSV 叠层封装技术将成为高密度三维封装的主流方法，成为主宰整个电子封装产业的主流技术。 2、 仿真试验的设计由于 3D 芯片集成具有高传输速度和小封装尺寸的优点，作为其关键技术的硅通孔技术（Through Silicon Vias，简称 TSV），已被广泛应用于微电子系统。而铜互连线是 TSV 技术中典型的互连线之一。我们首先应该建立热力耦合的塑性应变梯度的本构关系，并通过用户子程序 UMAT 嵌入到 ABAQUS 中进行互连结构的热应力分析，之后基于所建立的本构模型，结合参数化有限元方法和试验设计方法对 TSV 结构进行优化研究。3、分析试验结果，发现应力产生与变化规律模式（1）研究完全填充铜 TSV 和填充聚合物 TSV 结构在退火时的热应力分布情况。结果显示两种 TSV 结构可能出现失效区域均集中在铜互连顶部界面处，该处热应力超过铜的屈服强度。相比完全填铜 TSV 结构，填充聚合物 TSV 结构更可能出现热失配导致的应力失效。 （2）建立热力耦合的塑性应变梯度的本构关系，并通过用户子程序 UMAT嵌入到 ABAQUS 中进行互连结构的热应力分析。同时与理想弹塑性互连解析解进行了对比，结果显示二者轴向应力值较为接近，而解析解所得径向应力则小的多。在不同通孔半径和通孔结构整体缩小的条件下，铜互连中心和顶部界面处均出现显著的尺寸效应，即在互连尺寸接近亚微米时，热应力随着半径减小而急剧增加的现象。通孔半径对静水应力有显著的影响，互连半径小于 10 微米时，铜互连中心位置始终保持较大静水应力，因此在铜互连中心线区域可能出现空洞缺陷，与实验结果一致。深宽比对硅通孔结构热应力具有显著影响，随着深宽比的增加，应力集中区域发生变化，当深宽比大于 10 时，应力集中区域将由铜互连顶部界面区域迁移至中心线区域，同时热应力值也大幅度的增加。（3）基于参数化有限元模型对 TSV 互连结构进行了试验设计及单设计响应的优化。基于应变梯度的材料本征效应对 TSV 互连结构热力学性能有显著影响，在对互连结构计时必须足够重视。对 TSV 互连结构进行优化的结果显示，在初始模型一致的情况下，不同的优化方法会得到不同的最优解，优化技术的选择对优化结果具有显著影响，同时也说明 TSV 结构优化具有多峰性特点，TSV 互连结构设计空间较大。论文工作进度与安排： 起始日期 工作内容和要求 备注 2016.3-2016.4 收集、消化资料 2016.4 实验室操作分析 2016.4-2016.5实验结果分析、工作总结 2016.5-2016.6论文撰写、论文提交与答辩主要参考文献:11梁红兵. 中国半导体创新产品和技术特刊N. 中国电子报.2010.2童志义.后摩尔时代的封装技术J.电子工业专用设备，2010，5：1-5.3邓丹，吴丰顺，周龙早，等.3D封装及其最新研究进展J.微纳电子技术，2010，47（7）：443-450.4顾勇，王莎鸥，赵建明等.高密度3-D封装技术的应用与发展趋势J.电子元件与材料，2010，29（7）：67-70.5于寅虎. 从“2011年中国半导体市场年会”解读中国半导体市场J