课程设计报告：16选1选择器---数字逻辑课程设计.doc

课程设计报告课程名称 数字逻辑课程设计 课题 任务一 16选1选择器设计 课题 任务二 JK触发器的设计 专 业 网络工程 班 级 1102 学 号 21 姓 名 张宏磊 指导教师 刘洞波 陈华光 陈多2012年 12月 27日课程设计任务书课程名称 数字逻辑课程设计 课题 任务一 16选1选择器设计 课题 任务二 JK触发器的设计 专业班级 网络工程 学生姓名 1102 学 号 21 指导老师 刘洞波 邓作杰 陈多 审 批 任务书下达日期： 2012年 12月 27日任务完成日期： 2013年 01月 11日目 录 一、16选1选择器的功能.1函数真值表.2函数电路图.3函数表达式.二、详细设计.1创建项目.2VHDL文本设计语言输入.3编译功能界面.4编译成功.5. 打开波形编辑器窗口.6.对应结点查找.7.综合编译形成网表.三、程序功能调试.1进入波形仿真功能.2给定输入信号.3进行时序仿真.4生成波形图.四、心得体会.-一、JK触发器的主要功能.1特性方程.2真植表.3函数逻辑电路图.二、详细设计.1创建项目.2输入文本语言程序进行编译.3编译成功，选择波形编辑器功能.4进行仿真设置.5查找对应结点.6形成综合后网表.三、程序功能调试.1给定输入.2进入波形仿真.3形成仿真波形.四、心得体会.五、附录.116选1选择器设计源代码.2 JK触发器设计源代码.3 参考书目.4课程设计评分表.一、16选1选择器的主要功能数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成比较复杂的逻辑功能。它有若干个数据输入端D0、D1、.，若干个控制输入端A0、A1，.和一个输出端Y0。数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。它的功能相当于一个多个输入的单刀多掷开关.因此数据选择器又称多路转换器或多路开关。数据选择器(MUX)的逻辑功能是在控制输入端加上适当的信号，既可从多个输入数据源中讲所需的数据信号选择出来，送到输出端。1. 函数真值表 输入输出ABCDE0000000100100011010001010110011110001001101011001011110111101111说明：A,B,C,D为输入地址；E为输出端2. 函数电路图3.函数表达式E=+二、详细设计1.工程管理,进入quartus|界面，创建项目2.VHDL文本语言设计输入3.编译功能界面4.编译成功5.打开波形编辑器窗口6.对应结点查找7.综合编译，形成综合编译后网表三、程序功能调试1.进入波形仿真功能2.给定输入信号3. 进行时序仿真4.形成波形图四、心得体会总结 短短一周的EDA课程设计已经接近尾声了，从得知课设题目，查阅资料，到研究出总体设计，详细设计，然后编写程序，再到最后的上机调试，修改程序，完善程序，收获颇多。16选1选择器的设计已全部完成，能够完成预期的功能，在本课题的设计中体现了VHDL覆盖面广，描述能力强，是一个多层次的硬件描述语言及PLD器件速度快，使用方便，便于修改等特点。由于时间有限和经验是平的欠缺，不足之处还望老师予以指正。在这一周里我们再次熟悉和增强了对VHDL语言的基本知识，熟悉利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来。VHDL硬件描述语言打破了硬件和软件设计人员之间互不干涉的界限，可以使用语言的形式来进行数字系统的硬件结构、行为的描述，直接设计数字电路硬件系统。通过编程、下载后，该芯片已经具备了原来需要使用复杂的数字电路实现的功能；更加了解和加深了对编制和调试程序的技巧，进一步提高了上机动手能力，培养了使用设计综合电路的能力，养成了提供文档资料的习惯和规范编程的思想。本次的课程设计将各个单一的模块实现其功能后，学会通过原理图或顶层文件把各模块连接。课设注重的不仅是把理论知识巩固，而且应把理论和实际相结合，把知识应用到生活中。课设时间不长，要在短时间内完成绝非个人力量能达到的，要学会集众人之精华，还要善于利用已有的工具为己服务，开拓思维。课设让我们认识到所学本科知识的真正实用性，只是这门课开始研究的第一步。一、JK触发器的主要功能JK触发器是数字电路触发器中的一种电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。1. 特性方程2.真值表CPJK0xx000xx1110000100111010010110110011101111101111103.逻辑电路图二、详细设计1.新建工程管理2. 输入文本语言程序进行编译3.编译成功，选择波形编辑器功能4.对应结点5.形成综合编译后网表三、进行程序仿真调试1.给定输入信号2.波形仿真测试成功3. 生成波形图四、心得体会总结 成了16选1选择器的电路设计之后，便开始了JK触发器的课题设计，因为前一个课设的完成，使我对于QUARTUS软件的使用有了一定的了解，所以在这个实验设计的时候也轻松了很多。在完成JK触发器的课设时，我只要参看书本上的JK触发器的设计思路完成源代码的编写即可，然后就是上机测试编写的程序，结果在测试时，出现了错误，但是在老师和同学的帮助下，我终于解决了它，然后编译、仿真。虽然第二个课设没有花费很多的时间，但是我还是发现，在实际设计中，仅仅拥有书本上的理论性知识是远远不够的，还要把知识与实际操作相结合，才能更加了解这门课程的精奥之处。课程设计结束了，但是从中学到的知识会让我受益终身。发现、提出、分析、解决问题和实践能力的提高都会受益于我在以后的学习、工作和生活中。在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。本次实验我对一些基本操作有了更好的掌握，对于数字逻辑电路的设计也有了更深刻的理解。本次实验老师都是要求独立完成。在这一点上很好的锻炼了我们的独立完成设计的能力。这是一次有意义实验。实验过程中我们遇到了很多困难然后再自己的努力下克服困难，让我们体会到的不仅是实验课程设计的乐趣，更让我们学会了怎样面对困难。我想自己在计算机方面的知识还远远不够，在今后的学习和生活中我会更加努力的不断学习吸取新的知识，注重知识和实践的结合。 最后，我们衷心的感谢课设期间一直指导和陪伴着我们的老师。五、附录1.16选1选择器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-*entity lesson8 isport(a: in std_logic_vector(15 downto 0); sw: in std_logic_vector(3 downto 0); ena:in std_logic; y: out std_logic);end lesson8;-*architecture one of lesson8 isbeginprocess(ena,sw) begin if ena=1 then case sw is when 0000=yyyyyyyyyyyyyyyyy=X; end case;end if;end process;end architecture one;2.JK触发器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jk isport( j,k:in std_logic; reset,clr: in std_logic; clk: in std_logic; Q,QN:out std_logic);end jk;architecture behave of jk issignal Q1,Q2:std_logic;beginprocess(reset,clr,clk,j,k)beginif(reset=0)then Q1=1; Q2=0;elsif(clr=0)then Q1=0; Q2=1;elsif(clkevent and clk=1)then if(j=0 and k=0)then Q1=Q1;Q2=Q2; elsif(j=0 and k=1)then Q1=0;Q2=1; elsif(j=1 and k=0)then Q1=1;Q2=0; elsif(j=1 and k=1)then Q1=not Q1;Q2=not Q2; end if;end if;end process;Q=Q1;QN=Q2;end behave;参考书目1EDA技术与VHDL程序开发基础教程雷伏容,李俊,尹霞清华大学出版社978-7-302-22416-72010TP312VH/362VHDL 电路设计技术王道宪贺名臣刘伟国防工业出版社7-118-03352-92004TN702/623VHDL 实用技术潘松,王国栋7-810657-81065-290-72000TP312VH/14VHDL 语言100 例详解北京理工大学ASIC研究所7-9006257-900625-02-X1999TP312VH/35VHDL编程与仿真王毅平等人民邮电出版社7-115-08641-9200073.9621/W38V6VHDL程序设