测控技术与仪器 毕业论文范文——FPGA在串行传输技术中的应用

FPGA在串行传输技术中的应用摘要本设计主要介绍了基于FPGA的低压差分技术实现异步串行传输，以实现数据的高速长距离传输。论文首先介绍了课题研究的背景，意义以及国内外的发展趋势。接着介绍了该课题的整体设计思路，FPGA作为设计工具，在异步串行传输电路部分完全用FPGA来实现,使用FPGA代替传统的单片机和外围扩展芯片，利用串行通讯相当成熟的技术实现数据的传输，同时系统采用 DS92LV1023 和 DS92LV1224型的 LVDS器件实现数据的串并转换，并串转换,介绍了LVDS技术和可编程器件输入流程。关键词：FPGA，串行传输，LVDS技术FPGA in serial transmission technology applicationAbstractThe project mainly talks about the FPGA-based asynchronous low-voltage differential serial transmission technology to achieve high-speed long distance data transmission. Paper first introduces the research background, significance, and domestic and international trends. Then introduced the subjects overall design concept, FPGA as a design tool, part of the asynchronous serial transmission circuit with FPGA to implement fully, Using the FPGA instead of the traditional chip microcontroller and peripheral expansion, serial communication using very sophisticated technology for data transmission, while the system DS92LV1023 and DS92LV1224 using LVDS devices for data type of string, and conversion and string conversion, Finally a brief description of the LVDS technology and design flow of Field program gate array.Keywords: FPGA, Serial transmission, LVDS technology1 绪论1.1引言当今社会是数字集成电路广泛应用的社会，数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担，设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好希望在研究室里就能验证所设计的电路功能，并且立即投入实际应用之中。FPGA的出现，使得芯片设计和应用跨入了一个新的领域。随着硬件方面的急速发展，与之相配套的软件也不断更新，更快更智能的原理图编辑设计实现和验证工具都被集成到EDA开发工具中。利用CPLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现系统的集成，从而大大缩短了产品开发，上市的时间，降低了开发成本。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可象软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性、可移植性和通用能力，也避免了专用集成电路设计的高风险。本课题就是采用FPGA来设计实现数据的串行传输。自1985年Xilinx公司推出第一片现场可编程逻辑器件(FPGA)至今，FPGA已经历了十几年的发展历史。在这十几年的发展过程中，以FPGA为代表的数字系统现场集成技术取得了惊人的发展:现场可编程逻辑器件从最初的1200个可利用门，发展到90年代的25万个可利用门，乃至当新世纪来临之即，国际上现场可编程逻辑器件的著名厂商Altera公司、Xilinx公司又陆续推出了数百万门的单片FPGA芯片，将现场可编程器件的集成度提高到一个新的水平3 4。FPGA已经成为当今电子设计应用市场上首选的可编程逻辑器件之一。从航空航天到数字信号处理，再到汽车家电等消费领域，无处不见FPGA的身影。而且，随着微电子等工艺的进步，FPGA器件本身的性能逐年在提高，使得FPGA器件与其他同类器件相比更有竞争力。FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。目前，即FPGA的主要发展动向是:随着大规模现场可编程逻辑器件的发展，系统设计进入”片上可编程系统”(SOPC)的新纪元;芯片朝着高密度、低压、低功耗方向挺进;国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场;特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。数据传输技术分为串行传输和并行传输。并行传输是指利用多条数据传输线将一个资料的各位同时传送，虽然增加并行总线宽度可以提高数据吞吐量，总线引线多,特别是有许多个并行数据总线时引线数目之大使布线十分困难,并且容易相互产生干扰,使传输距离受到限制。当信号超越1Gbps时，并行信号加外部源时钟同步设计很难保持同步，实现很困难。而串行传输是利用一条传输线将资料一位位地顺序传送。特点是通信线路简单，拥有更高的传输速率，利用简单的线缆就可实现通信，降低成本，适用于远距离通信，高速可靠的传输。高速串行将时钟与数据合并进行传输，克服了时钟和数据的抖动问题，极大地提高传输速度，降低IC外围引脚数，降低功耗并获得较佳的信号完整性，能够带来更高的性能、更低的成本和更简化的设计。随着互联网的迅猛发展,网络流量日益增大,目前高速网络处理系统的板级互连带宽达到了比特速率级，这对网络处理系统的处理速度和吞吐量是极大的挑战。传统的并行传输方式由于走线多、信号间串扰大等缺陷，无法突破自身的速度瓶颈。而串行传输拥有更高的传输速率但只需要少量的信号线，降低了背板开发成本和杂度，满足高频率远距离的数据通信需求，被广泛地应用到各种高速数据通信系统设计中3。因此串行技术的应用领域愈来愈广，从机箱内的baekplnae，ehip-to-ehip，Serali-ATA，到机箱外的USB（鼠标，键盘，外置存储器，音响），EIEE1394，千兆、10吉以上以太网接口均采用串行传输形式，以提高性能。基于FPGA芯片实现的功能越来越强，同时也可以实现系统集成，提高系统设计的灵活性。因此，本设计使用FPGA来实现数据的高速串行传输。1.2本课题研究的目的和意义1.2.1传感器网络测试传感器网络化测试是信息感知领域的一个发展方向与热点，信息量的剧增带来了数据压缩与数据传输向更高效的目标发展。目前，某传感器网络测试系统具有如图一所示的拓扑结构，作为数据集中处理的纽带，高速串行总线的带宽与效能在一定程度上约束了更多信息量的获取；在复杂的测试环境中，带宽又与功耗、EMI是互相制约的。在不改变现有系统框架的前提下，采用具有低电压摆幅的低压差分信号（LVDS）作为串行传输的物理层，定制易于被集成的专用高速串行总线接口引擎，是提升系统传输性能的一个可取手段。智能传感器一智能传感器二智能传感器N适配器数据中转器与PC互联高速串行总线RS485总线网络图1.1 某传感器网络测试原理框图1.2.2采用FPGA实现专用串行技术的意义FPGA/CPLD是20世纪90年代发展起来的大规模可编程逻辑器件，随着EDA技术和微电子技术的进步，FPGA的时钟延迟可达到ns级，结合其串行工作方式，在超高速、长距离，实时测控等方面有非常广阔的应用前景;并且FPGA具有高集成度、高可靠性，几乎可以将整个设计系统下载于同一芯片中，实现所谓片上系统，从而大大缩小其体积，因此以FPAG/CPLD为代表的可编程逻辑器件受到了世界范围内广大电子设计工程师的普遍欢迎，应用日益广泛。在国外，FGPA的技术发展与应用己达到相当高的程度;在国内，FPGA技术发展十分迅速，然而与国外相比还存在较大的差距5。本文的研究课题，是使用FPGA代替传统的单片机和外围扩展芯片，利用串行通讯相当成熟的技术实现数据的传输，目的是加快电子设计者以及开发人员更好地学习和掌握FPGA技术，充分体会FPGA所带来的设计理念和应用前景。1.3国内外的研究现状及发展趋势串行总线在短短数年内几乎全盘取代了传统的并行技术，成为计算机系统的绝对主导。这场技术革命波及所有与总线相关的领域，如外部总线中的USB与IEEE1394；而计算机内部总线受到的影响远甚于前者，比如串行ATA适时出现，AMD推出Hyper Transport总线。3.1 串行ATA 2.0第一代串行ATA可以提供150MB/s的传输带宽，但IDE硬盘内部传输率仍未突破100MB/s，平均传输速度多在30MB/s50MB/s，150MB/s的接口带宽是相当宽裕的，进一步向上提升并不是非常必要。相比1.0版本，串行ATA 2.0将速度提升到300MB/s，照现在硬盘技术的发展速度来看，串行ATA 2.0满足未来5年的应用需求没有任何问题。业界受到该标准所附带的其他技术的吸引，其中最主要的应该是时下火热的“本机命令队列”（Native Command Queuing，NCQ）功能。这项技术在实际中发挥了积极的作用，而串行ATA 2.0也因此将其引入，串行ATA 2.0磁盘系统便具有了对读写命令队列作优化的能力，进而将有效提升实际效能。3.2 HyperTransport 2.0成为主流HyperTransport 是AMD为K8平台专门设计的高速串行总线。它的发展历史可回溯到1999年，原名为“LDT总线”（Lightning Data Transport，闪电数据传输）。2001年7月，这项技术正式推出，AMD同时将它更名为HyperTransport。随后，Broadcom、 Cisco、Sun、NVIDIA、ALi、ATI、Apple、Transmeta等许多企业均决定采用这项新型总线技术，而AMD也借此组建 HyperTransport开放联盟，从而将HyperTransport推向产业界。在基础原理上，HyperTransport与PCI Express非常相似，都是采用点对点的单双工传输线路，引入抗干扰能力强的LVDS信号技术，命令信号、地址信号和数据信号共享一个数据路径，支持DDR双沿触发技术等等，但两者在用途上截然不同PCI Express作为计算机的系统总线，而HyperTransport则被设计为两枚芯片间的连接，连接对象可以是处理器与处理器、处理器与芯片组、芯片组的南北桥、路由器控制芯片等等，属于计算机系统的内部总线范畴。3.3 PCI Express不断完善PCI-SIG最近还推出了最新的PCI Express 1.1版规范，该规范可向下兼容现有的1.0a标准，但对Base Card Electromechanical和Mini Card Electromechanical等子规范作了大量的更新，以提供更为先进的功能特性。1.1版标准的兼容测试工作将于2005年底起步，目前，PCI-SIG内部正在对此进行讨论，PCI Express 2.0将具有5Gbps的超高速率，性能比现有的PCI Express 1.0和1.1规范都高出1倍，而相关标准有希望在2007年出台。3.4 FB-DIMM串行内存的发展在总线领域，串行技术高频率、高带宽的优点在实践中获得很大成功。这场串行技术革命在继续深入的同时，也拓展到周边领域，其中最为引人注目的应该是Intel拿出的FB-DIMM串行内存。据悉，FB-DIMM可在现有DDR2技术基础上，将内存的带宽提高到50GB/s的惊人水平，并允许系统搭载192GB的海量内存，遥遥领先于现有的各项常规内存技术，而起到核心作用的便是它所采用的串行传输总线技术。FB-DIMM的接口带宽采用类似PCI Express的串行总线，让FB-DIMM在传输环节上拥有很强的抗干扰能力，从而可轻易工作在很高的时钟频率上。根据Intel发布的FB-DIMM 1.0版规范，FB-DIMM的总线可有3.2GHz、4.0GHz和4.8GHz三种数据传输频率，而每个模组的总线位宽为24bit，这样它们所能达到的接口带宽便可达到9.6GB/s、12GB/s和14.4GB/s，这些数字明显比普通的DDR2模组高出许多。3.5 FB-DIMM的前景FB-DIMM标准发布后，获得内存厂商以及服务器厂商的热烈响应，而为了更好地推广FB-DIMM技术，Intel在去年的IDF开发者论坛上成立MIF（Memory Implementers Forum）组织专门负责FB-DIMM的产品化和市场推广工作，该组织成员包括Intel、戴尔、惠普以及现代、英飞凌、三星、美光、Elpida、南亚（Nanya）、金士顿在内的一大批内存厂商。到现在为止，FB-DIMM内存已经量产上市，采用该技术的Xeon、Itanium服务器/工作站也即将出现。 3.6 Intel串行前端总线的发展处理器前端总线向来是并行技术的领地，在其他领域纷纷转向串行体系的情形下，它依然保持传统的64位并行结构，无论是Intel的 Pentium 4/双核心Pentium D、AMDAthlon XP还是IBM的PowerPC 970，无一例外均采用并行结构的前端总线。比较特殊的是，AMD的Athlon 64/Opteron处理器，由于整合了内存控制器，处理器不再有“前端总线”的概念，而HyperTransport总线所承担的其实只是相当于“图形总线+南北桥总线”的I/O2职能，并非真正意义上的前端总线。也就是说，坚守64位并行体系几乎是处理器前端总线的标准做法。对这种传统观念发起挑战的还是Intel公司。事实上，Intel目前已饱受前端总线带宽不足的困扰：i945/955X芯片组支持的双通道DDR2- 667内存可提10.7GB/s带宽，而无论是Pentium 4 600还是双核心的Pentium D处理器，都只采用800MHz的64位前端总线，带宽也仅有6.4GB/s，产生明显的性能瓶颈。这时，串行前端总线进入了Intel的视野，在其他各类总线中，串行技术的优越性一览无遗，若在前端总线中采用串行技术，其性能将轻易突破10GB/s，达到20GB/s以上也毫不困难，这显然是未来多核处理器可以考虑的最佳方案之一。Intel早已预备好解决方案，它便是我们在前面详细讨论过的FB-DIMM串行模组内存总线与前端总线都采用同样的串行技术，有利于数据的高效传输。而在更遥远的将来，真正意义上的串行内存可能出现，届时整套平台将实现真正意义上的串行化。1.4论文的研究内容和结构安排本论文是基于FPGA开发板，对研究串行通讯过程中软、硬件设计遇到的问题加以总结归纳，提高系统运行效率。主要研究了在FPGA实现低压差分串行传输过程。论文结构安排如下:第一章 绪论介绍了课题研究的背景，国内外研究现状及发展趋势。第二章 介绍设计的总体设计思路及LVDS技术，设计接口流程图及相应的控制电路。第三章 介绍设计工具。第四章 毕业设计的结论。2 设计方案在 DSP或者PC机内部数据是高速并行传输的，因此本设计中用FPGA来实现异步串行数据传输时，重点是需要在发送方向和接收方向必须有数据并串转换模块以及串并转换模块，以将高速并行数据流转换成串行数据流，再将串行数据流转换成并行数据流。DS92LV1023和DS92LV1224是美国国家半导体公司推出的10位总线型低压差分信号的应用芯片组。其中DS92LV1023是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流，并通过双绞线发送;而DS92LV1224则是接收该差分数据流还原成并行数据的解串器,它同时又可以重建并行时钟。采用该器件组进行数据串化时采用的是内嵌时钟,这样可有效地解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。数据采集和LVDS器件接口的时序匹配问题则选用FPGA来实现。2.1 LVDS数据传输设计方案2.1.1系统硬件功能及组成系统使用FPGA作为控制平台和发送/接收终端。LVDS传输模块负责实现FPGA之间的通信，FPGA中具体实现两个功能：1通过总线传输PC机命令，实现指令的传输。2.传输采集后的数据，并通过USB接口将采集后数据传输送至PC机，进行数据整理分析。进而验证和测试数据采集设备的性能。系统设计原理图见图2.1PC机数据采集FPGALVDSLVDSFPGAUSB图2.1 系统设计原理框图2.2 LVDS技术与接口设计2.2.1 LVDS技术如今，高速处理器，多媒体，虚拟现实以及网络技术所需传输的数据量越来越大，速度越来越快。目前存在的点对点物理层接口如RS-422，RS-485，SCSI以及其他数据传输标准，由于其在速度，噪声，功耗，成本等方面所固有的限制越来越难以胜任任务。因此，采用新的I/O接口技术来解决数据传输这一瓶颈问题显得日益突出，LVDS这种高速低功耗接口标准为解决这一瓶颈问题提供了可能。在当今电子设计领域, 由集成电路芯片构成的电子系统朝着大规模、小体积、低电压、高速度的方向飞速发展, 导致电路的布局和布线密度变大, 同时信号的频率仍在不断提高。采用降低电压的办法不仅可以减少高密度集成电路的功率消耗和芯片内部的散热, 有助于提高集成度, 而且可以提高信号频率、降低信号间的串扰, 是集成电路发展的一个方向。而采用差分信号传输则可以有效克服共模噪声, 多用于远距离高速信号传输。在高速信号传输中一个极好例子是低压差分信号2.2.2 LVDS技术的特点LVDS(Low Voltage Differential Signaling)即低压差分信号48是适应高速数据传输和低功耗的一种通用点对点物理接口技术，它采用一种低摆幅差分信号技术，使用非常低的幅度信号（约 350mv）通过一对差分PCB 走线或平衡电缆传输数据。它允许单个信道传输速率达到每秒数百兆比特，其特有的低摆幅及低电流驱动输出实现产生极低的噪声，消耗非常小的功率。同时,LVDS也是对高速/低功耗数据传输的一个多任务接口标准，在ANSI/TIA/EIA-644-1995标准中被标准化。LVDS技术之所以能够解决目前物理层接口的瓶颈，正是由于其在速度、噪声/EMI、功耗、成本等方面的优点。1.高速传输能力LVDS 技术的恒流源模式低摆幅输出意味着LVDS能高速驱动，例如：对于点到点的连接，传输速率可达800Mbps；对于多点互连FR4背板，十块卡作为负载插入总线，传输速率可达400Mbps。 2.低噪声/ 低电磁干扰LVDS信号是低摆幅的差分信号。众所周知，差分数据传输方式比单线数据传输对共模输入噪声有更强的抵抗能力，在两条差分信号线上电流方向及电压振幅相反，噪声以共模方式同时耦合到两条线上。而接收端只关心两信号的差值，于是噪声被抵消。由于两条信号线周围的电磁场也相互抵消，故比单线信号传输电磁辐射小得多。而且，恒流源驱动模式不易产生振铃和切换尖锋信号，进一步降低了噪声。3低功耗(1)LVDS 器件是用COMS 工艺实现的，这就提供了低的静态功耗；(2)负载（100 终端电阻）的功耗仅为1.2mw ；(3)恒流源模式驱动设计降低系统功耗，并极大地降低了Icc的频率成分对功耗的影响。与其相比TTL/COMS收发器的动态功耗相对频率呈指数上升。4节省成本(1)经济的COMS工艺实现技术；(2)低成本实现高性能，对电缆、连接器和 PCB 材料无苛刻要求；(3)低能耗；(4)TTL/COMS信号能被串行或混合到单个LVDS通道，减少板面、层数、接插件和电缆。另外，由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，如 +5V；因此，LVDS 能比较容易应用于低电压系统中，如 3.3V甚至 2.5V，保持同样的信号电平和性能。LVDS也易于匹配终端。无论其传输介质是电缆还是 PCB走线，都必须与终端匹配，以减少不希望的电磁辐射，提供最佳的信号质量。通常一个尽可能靠近接收输入端的100终端电阻跨在差分线上即可提供良好的匹配。2.2.3接口硬件设计该系统设计的关键部分接口硬件设计，由于传输数据速度很高，因此应按照高速电路的要求进行设计，所有布线应尽可能短，传输线路阻抗匹配。传输模块发送端工作时，首先由FPGA给DS92LV1023的使能端DEN及TCLK-R/F触发沿选择高电平，并向TCLK引脚输出20MHZ的工作时钟，接着DS92LV1023将从FPGA接收到的TTL并行信号转化为LVDS标准的串行信号。再由DO-及DO+输出至CLC006驱动器，再由解串器还原出十位并行数据。该设计主要解决LVDS长距离传输的问题，其采用的高速串行数字接口自适应电缆均衡器。自适应均衡器可自动为信号损耗提供补偿，使传来的串行数字信号可以重新恢复其原有的强度。利用这一特点采用高速串行数字接（SDI）自适应电缆均衡器及电缆驱动其芯片构建系统49，提高了LVDS数据传输距离以满足高速条件下的长距离传输要求。 FPGA为主控芯片，DS92LV1023和DS92LV1224是两款LVDS芯片，他们分别是串行器和解串器。串行器就是将并行数据转化为串行数据的一种器件，而解串器就是将串行数据转化为并行数据的器件。CLC006是长线电缆驱动器，驱动光纤电缆传输更长的距离。2.2.4接口软件设计系统上电后，采编器接到命令后，以1Mb/S的速度给出8位并行数据，而LVDS传输器件最低工作速度为16Mb/s，为了实现速度匹配与自适应，该系统设计采用了FPGA内部双口RAM实现FIFO，其时钟最高工作频率为200MHZ，满足要求，当采编器以1Mb/s的速度输出数据时，首先进入FPGA内部FIFO，FPGA内部对数据计数，当存满512个数后，FPGA以20Mb/s的速度输出8位并行数据，为了保证DS92LV1023一直处于工作状态，FPGA在两次发送数据的间歇所输出的无效数，有效数和无效数通过LVDS传输器件的10位数据位的高2位数据位作为标志位进行区分。在接收端FPGA通过判断标志位来识别有效数或无效数，舍弃无效数，保证数据正确传输。FPGA在整个系统中起数据缓冲作用，由于采用FIFO作为外部数据接口，所以可实现对外部数据的自适应要求。整个程序用VHDL语言编写，流程图如图2.2所示。开始DS92LV1023上电使能，PWDN=1，REN=1发无效数字10101010FIFO半满，开始读数输出数据发送完毕？DS92LV1023掉电，PWDN=0结束YN图2.2软件流程图2.2.5芯片介绍DS92LV1023和DS92LV1224是美国国家半导体公司推出的10位总线型低压差分信号的应用芯片组。其中DS92LV1023是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器;而DS92LV1224则是接收该差分数据流并将它们转换为并行数据的解串器,它同时又可以重建并行时钟。并行时钟。采用该器件组进行数据串化时采用的是内嵌时钟,这样可有效地解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。DS92LV1023和DS92LV1224的结构图如图2.3，所示 图2.3 DS92LV1023结构图图2.4 DS92LV1224结构图 管脚排列及功能：图2.5 串行器管脚分布图图2.6解串器管脚分布图1.串化器DS92LV1023管脚功能：DINR：输入 数据输入，将数据送入到数据锁存器中TCLK-R/F：输入 选择发送时钟触发沿，该端为高时，上升沿触发DO+：输出 串行差分数据输出正端DO-：输出 串行差分数据输出负端REN：输入 串行输出允许，该端为低则置差分输出端口为三态PWRDN:输入 省电模式，为低时，关闭锁相环并置输出管脚为三态TCLK：输入 发送时钟输入端，时钟频率应在40-66MHZ之间SYNC：输入 此两管脚为逻辑或关系，其值为1时，芯片将连续发出同步信号DVcc：输入 数字电路电源输入DGND：输入 数字电源地Avcc：输入 模拟电路电源输入AGND：输入 模拟电源地2.解串器DS92LV1224管脚功能：ROUT：输出 数据输出RCLK：输出 重建时钟。由串行数据中的内嵌时钟得到，用来选通输出数据RCLK-R/F：输入 选择重建时钟触发沿，该端为高则上升沿触发RI+:输入 串行差分数据输入正端RI-：输入 串行差分数据输入负端LOCK：输出 锁相环锁定内嵌时钟后，置该信号为低REN：输入 输出允许，该端为低时，置所有输出端口为三态REFCLK：输入 参考时钟输入端，用于为锁相环提供时钟参考PWRDN：输入 省电模式，为低时，关闭锁相环并置输出管脚为三态DVcc: 输入 数字电路电源输入AVcc：输入 模拟电路电源输入AGND：输入 模拟电源地DGND：输入 数字电源地SYNC：输入 此两管脚为逻辑或关系，其值为1时，芯片将连续发出同步信号2.2.6工作状态DS92LV1023和DS92LV1224芯片组具有初始化，传输数据、再同步三种主动工作状态和省电及三态两种被动工作状态,下面对这些工作状态进行逐一介绍。1.主动工作状态a.初始化DS92LV1023和DS92LV1224芯片组的初始化包括内同步和外同步两步:第一步:上电后,两芯片分别置所有输出管脚为三态,而后启动锁相环跟踪并锁定本地时钟(对于串化器,为TCLK,对于解串器,为REFCLK)。第二步:由串化器的LVDS端口连续发送由六位0及六位1组成的同步信号,然后由解串器锁相环试图锁定到内嵌时钟。一旦锁定成功,即可置LOCK管脚为低,并通知串化器可以发送数据。b.传输数据串化器用TCLK来选通输入数据,并存入10位输入锁存器。发送时从中取出数据,再加上作为内嵌时钟的起始位(1)和终止位(0)各一位,然后将总共12位顺序发送至串行差分端口;解串器将接收到的串行数据转换为10位并行数据并存入输出锁存器,同时从内嵌时钟中重建并行时钟,并用此时钟来选通输出锁存器及输出数据。c.再同步一旦解串器中的锁相环失锁, LOCK位将置高以通知串化器改发同步信号。由于锁相环失锁后,时钟会出现紊乱,因此,最后接收的5个数据可能是错误的。故可再次锁定以保证串化器至少要重发最后的5个数据。2.被动工作状态b.省电模式置PWRDN为低可强制芯片进入省电模式。在这种模式下,锁相环将停止,输出端口为三态,工作电流也将降为几个毫安。将PWRDN置高可唤醒芯片,这时需要重新进行初始化工作。b.三态模式将输出允许管脚(DEN或REN)置低可使芯片进入三态模式。正常工作时,芯片的输出端口(除锁定信号LOCK外)均为三态。一旦输出允许管脚置高,系统将立即恢复到进入三态模式前的状态。2.3 LVDS接口设计原理图图2.7数据发送模块图2.8数据接收模块发送模块，将并行数据流经DS92LV1023串行器转化为LVDS串行数据流并通过双绞线发送出去，串行器输出的差分电压差为100mv，CLC006高速驱动器输出的差分电压差为2v,可以驱动传输更长的距离。接收模块，解串器DS92LV1224将收到的串行数据还原成并行数据后，先经FPGA模块再送至存储器，FPGA通过控制解串器DS92LV1224的PWRDN，REN，RCLK，RCLK-R/F及REFCLK引脚使FPGA器件开始解串，检测到停止位有效即数据被存入接收FIFO，当接收FIFO中的数据达到512个字节大小时，通知USB模块读取数据，读走FIFO中的数据，继续接收数据。3 设计工具3.1 FPGA/CPLD概述FPGA(现场可编程门阵列)与CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL，GAL等逻辑器件的基础之上发展起来的。同以往的PAL，GAL等相比较，FPGA/CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGA/CPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它们开发较早，占用了较大的PLD市场。FPGA/CPLD芯片都是特殊的ASIC芯片，与其它PLD的结构各有其特点和长处，但概括起来，具有以下几个优点:(1)随着VLSIC(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管，FPGA/CPLD芯片的规模也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。(2)FPGA/CPLD芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以，FPGA/CPLD的资金投入小，节省了许多潜在的花费。(3)用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用FPGA/CPLD试制样片，能以最快的速度占领市场。FPGA/CPLD软件包中有各种输入工具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。当电路有少量改动时,更能显示出FPGA/CPLD的优势。电路设计人员使用FPGA/CPLD进行电路设计时，不需要具备专门的IC(集成电路)深层次的知识，FPGA/CPLD软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场7。3.2 FPGA的结构特征FPGA器件从结构上而言，其核心部分是逻辑单元阵列(LCA，Logic CellArray)，LCA是由内部逻辑块矩阵及周围的输人/输出模块IOB(Input/OutputBlock)组成,而其内部连线可编程内部互连资源PI(Programmable Interconnection)则占据逻辑块的行列之间，以及逻辑块与I/O块之间的通道。LCA的可编程逻辑块CLB(Configurable Logic Block)和IOB的功能及其互连，是由存储器(如PROM，EPROM等)中的配置程序来控制的。综上所述，以Xilinx公司FPGA为例，基本结构主要由以下几个部分构成，如图3.1所示:可编程逻辑功能模块CLB可编程输入输出模块IOB可编程内部互连资源PI图3.1 FPGA的基本结构随着工艺的进步和应用系统需求，一般在FPGA中还包含以下可选资源:存储器资源(Block RAM和Select RAM)数字时钟管理单元(分频/倍频、数字延迟)I/O多电平标准兼容(SelectI/O)算数运算单元(乘法器、加法器)特殊功能模块(MAC等硬IP核)微处理（Power PC等硬处理器)3.2.1可编程逻辑块CLBFPGA器件的主体部分是由相同的可编程逻辑模块CLB构成的矩阵，每个CLB含有可编程的组合逻辑和寄存器，寄存器可由组合逻辑或直接由CLB的输出装入信息，寄存器的输出也可直接驱动组合逻辑。IOB和PI同样可以编程设计。图3.2所示是可编程逻辑块(CLB)的基本结构原理图。图3.2可编程逻辑块（CLB）的基本结构原理图由图可以看出CLB的几个基本特点。其一，较多的独立的输人/输出以及灵活、对称的结构。使得CLB组合逻辑能力很强，逻辑设计非常灵活。CLB的两个四输入组合逻辑发生器F、G(输人为F1F4，G1G4)，可以独立提供由其4个输入口随意定义的布尔函数，而第三个组合逻辑发生器H可以实现九变量的逻辑功能，用于诸如奇偶校验或两个四输入器件的扩展密度的比较。并且，由三个组合逻辑发生器形成的组合逻辑信号的输出，可以通过由配置程序定义的多路转换器，使F或H的输出和X输出相连，G或H的输出和Y输出相连，从而使一个CLB可以用来实现多达四个变量的两个任意和独立的逻辑函数功能，或者四个变量的一个任意逻辑函数和五个变量的部分确定的逻辑函数组合，或者多达九个变量的部分确定的逻辑函数功能。更为有意义的，Xilinx的FPGA结构有两个方面的创新概念，其一是所谓的LCA(Logic Cell Array，逻辑单元陈列)结构。正是由于这个LCA分布结构，使之具有门阵列和可编程逻辑器件的双重特征。LCA像一个门阵列，通过内部的可编程布线通道的内部互连网络，把可编程逻辑块CLB按设计要求连接在一起以综合阵列中的逻辑功能。其次，另一个创新的概念在于，其芯片的逻辑功能的配置基于内部阵列分布的SRAM原理。即通过对分布的SRAM的不同的加电配置，来决定各个部分的逻辑定义，允许LCA靠简单的加载新的数据进行配置SRAM单元，从而实现芯片的新的逻辑配置。也就是说，加载不同的配置数据，芯片可以不断更新且反复使用。对于FPGA器件编程实现，实际上就是由加载于SRAM上的配置数据决定和控制各个CLB、IOB及内部连线PI的逻辑功能和它们之间的相互连接关系。通常这个规划格式的数据可存放于外附的PROM或EPROM中，在系统开机或需要时自动载人FPGA中的SRAM，或者直接由微处理器控制当成系统的起始动作来处理。Xilinx各系列FPGA，其LCA的配置均是由点阵分布于芯片的存储单元SRAM来实现的，通常由开发工具软件产生配置LCA的数据文件，通过其数据配置接口，采用一定的设置模式，加载于SRAM中。配置存储器是一种静态存储器(Static RAM)，具有高度的可靠性、抗噪声能力和综合可测性能。由于SRAM的结构原理上的一些特点，使之可以不受电源剧烈变化或粒子辐射的影响。在可靠性实验中，即使存在很高剂量的辐射也没有产生过软错误。分布于LCA的四周的输入输出模块，可以灵活编程，实现其不同的逻辑功能，满足于同逻辑接口的需要，是Xilinx FPGA的又一大特征。3.2.2输入/输出模块IOB用户可编程的IOB为芯片外部引脚和内部逻辑提供了一个界面，每个IOB控制一个外部引脚，并将引脚定义为输入、输出或双向传输三种功能，基本结构如图3.3所示。图3.3 IOB模块内部结构当IOB被定义为输入时:输入信号经Pad进入输入缓冲器，并根据用户编程要求，既可以直接输入，亦可以通过D触发器或电平触发锁存器输入，而此时亦可由配置选择到达触发器或锁存器的信号是否需要延时，以补偿时钟信号的延迟。最后，输入信号可由I1和I2两条路径进入内部逻辑阵列。当IOB被定义为输出时，输出信号可以通过配置选择是直接传输到Pad，或通过边沿触发D触发器暂存后传输。可以选择用使能信号(T)来使输出缓冲器是否为高阻态，以实现三态输出或双向I/O传输。同时，通过用户配置的选择，可使输出信号(OUT)和使能信号(T)反相。3.2.3可编程互连资源IR可编程互连资源包括各种长度的金属连线线段和一些可编程连接开关，它们将各个CLB之间和CLB与IOB之间互相连接起来，构成各种复杂功能的系统。3.3 FPGA的硬件设计流程整个FPGA的硬件设计过程可以大致分为以下四个基本阶段：设计输入、设计编译、设计验证、器件编程。其具体细节用框图表示如下：其中最重要的显然是设计部分，因为产品的功能就是在设计上体现出来的;而仿真主要针对设计，采用EDA工具进行波形仿真，只有波形仿真通过才能说明设计的正确性与合理性;综合主要是将用HDL语言所作的硬件描述对应到FPGA芯片上的单位逻辑电路上;实现是将综合后生成的逻辑网表与具体的FPGA相适配;最终生成的位流文件通过某种下载途径下载到FPGA中。图3.4 系统设计流程图3.4 FPGA硬件设计应遵循的设计准则1、软硬件合理划分系统中软件和硬件在逻辑功能上是等效的。具有相同功能的微机应用系统，其软硬件功能分配可以在很宽的范围内变化。系统的软硬件功能分配要根据系统的要求而定，提高硬件功能的比例可以提高速度、减少所需的存储量，有利于检测和控制的实时性11。相反，提高软件功能的比例可以降低硬件的造价，提高灵活性和适应性，但相应速度要下降，软件设计费用和所许的存储器容量要增加。划分的原则是满足系统实时性及可靠性的前提下，系统功能尽可能用软件来实现。2、简化设计硬件设计时尽可能选用集成电路，少用分立元件，这样有利于提高系统的集成度，减少元器件之间的连线、接点和封装数目，从而大大提高了系统工作的可靠性3、模块化设计硬件设计根据预期实现的功能划分为若干功能模块。尽可能选用模块化结构的典型电路，各模块间的联系力求松散，以便于硬件发生故障时的检修。4、防干扰设计此电路工作现场环境比较恶劣，在硬件设计时必须具体分析可能的干扰来源，并采取相应的硬件抗干扰措施来抑制干扰，以增强自身工作的稳定。3.5 FPGA的原理图设计流程图3.5 FPGA原理图设计流程4 结论本设计是主要对复杂的可编程逻辑器件FPGA进行设计，以实现数据的低压差分串行传输。通过本次设计我对复杂可编程逻辑器件FPGA有了较深刻的认识，熟悉所要设计电路中整个电路的功能原理，对各个模块的功能与作用有了一定的了解，体会到了用FPGA设计电路的许多优点，并用FPGA实现了对LVDS接口时序的匹配，懂得了如何根据要求来设计一个完整的电路；设计出了发送电路模块和接收电路模块，懂得了理论实践相结合的重要性，和它们之间的距离，只有真正的去实践了，才能更深刻的理解理论。本次设计采用ProtelSE99来绘制LVDS接口的电路原理图。使我对Protel 99 SE原理图有了更加深入的了解与掌握。善于思考，敢于尝试，勇于创新，提高解决问题的能力。毕业设计是大学四年所学知识的综合运用，也是我们开始由理论到实践的关键步骤，为以后的学习、工作和生活都起到非常重要的作用。首先，毕业设计是对我们所学知识和个人能力的一次综合运用，它将我们学过的知识系统的组织在一起。其次，毕业设计也是书本知识与实践经验相结合的一次体验，它能锻炼我们的独立思考能力、动手能力以及意志力，同时将他们综合在一起，体现出我们个人的能力。通过这次毕业设计锻炼我意志同时也改变了我的思想。在我做整个毕业设计的过程中，非常感谢王恩怀老师能给我这个用FPGA设计器件的机会和对我的热心关照，能够在我困难的时候给我及时的指导和耐心的讲解，使我能够顺利完成毕业设计。参考文献1 夏宇闻.复杂数字电路与系统的VerilogHDL设计.北京:北京航空航天大学出版社,19982 张宪起,鲁争焱,张浩然.基于FPGA /CPLD控制系统的设计方法.集成电路通讯,2007年6月,第25卷第2期.3 王诚,薛小刚,钟信潮.FPGA/CPLD设计工具使用祥解.北京:人民邮电出版社,20034 候伯亨,顾新.VHDL硬件描述语言与数字逻辑电路设计.西安:西安电子科技大学出版社,19975 夏宇闻.Verilog数字系统设计教程.北京:北京航天航空大学出版社,20036 Thomas E Donald,Moorby R PhiliP. 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