高速高精度流水线模数转换器低功耗前端设计——硕士论文

高速高精度流水线模数转换器低功耗前端设计培 养 单 位：微电子与纳电子学系工 程 领 域：集成电路工程申 请 人：指 导 教 师： 年 月高性能低功耗流水线模数转换器的研究摘要摘 要作为信号处理电路，模数转换器在模拟世界与数字世界之间扮演着十分重要的角色，是连接两个世界的桥梁。随着通信、图像处理及雷达等产业的飞速发展，高性能的处理器对模数转换器提出了更高的要求。同时，单个芯片中能够集成越来越多的功能模块，这意味着功耗也成为数据转换器的一大挑战。因此，高性能和低功耗的模数转换器成为当今学术和工业界研究的热点。流水线结构仍然是高速高精度模数转换器的首选结构，在流水线结构中，由采样保持和第一级级电路组成的模拟前端对整体精度和功耗有决定性作用，是最关键最核心的电路模块。本文针对前端电路的设计技术展开研究：首先，介绍了学术及工业界高性能模数转换器的研究现状及重要技术。并且总结了流水线型模数转换器在电路设计过程中存在的各类非理想因素。针对这些非理想因素，对已有的解决方案和关键技术进行了研究和总结。在此基础上，基于TSMC 180nm工艺，设计了一款分辨率为14bit，采样率为250MHz的高性能流水线模数转换器，重点在前端电路中进行电路优化和创新，包括：（1）提出一种新的前端电路时序方案。配合动态比较器，在不增加时钟脉冲的前提下，能够有效减小因信号通路失配造成的孔径误差。由于，电路采用动态比较器结构，因此功耗大大降低。（2）根据电路失调、功耗和噪声等因素，优化前端电路分辨率。（3）根据不同工艺角特点，设计增益可调运算放大器，使其在不同条件下保持较好线性度。（4）设计阈值电压可调电路，通过阈值补偿消除比较器失调电压。最后，完成整体电路的设计和版图。本芯片采用1.8V供电，整体数据转换器面积约为2mm3mm，核心级电路面积为2mm0.7mm。对电路提取寄生电容仿真，在输入信号为30MHz时，有效分辨为12.29bit，SFDR为90.08dB，SNDR为75.76dB。在输入信号为118MHz时，有效分辨为12.07bit，SFDR为84.77dB，SNDR为74.44dB。仿真结果表明，电路能够达到设计要求。本文另一个内容是对10bit 120MS/s流水线模数转换器和14bit 250MS/s流水线模数转换器两款芯片进行测试。其中，第一款芯片由于采样速率较低，采用逻辑分析仪测试。在输入信号为4.9MHz时，有效分辨率可以达到8.9bit，SFDR为74dB，SNDR为55.34dB。此款电路设计与AD9218兼容，并且在相同条件下测试性能优于AD9218，具有一定商用价值。第二款芯片由于采样速率较高，因此采用LVDS+FPGA采集数据进行测试。输入信号为15.5MHz时，不进行校准情况下，SNDR为67.75dB，SFDR为82.43dB。芯片采用前台校准后，SNDR可以提升到68.54dB，SFDR高达95.11dB。关键词：高性能；低功耗；无采样保持放大器；孔径误差；测试方法VIAbstractAbstractAs a signal processing circuit, data converter is an important role between analog and digital world, which is the bridge connecting to worlds. With the rapid development of communication, image processing, and radar, high performance processors requires higher performance data converter. Meanwhile, a single chip can be integrated more functional modules, which means that the power consumption of the data converter has become a major challenge. Thus, high performance and low power data converters become the hotspot of academic and industrial research.Pipelined architecture is the first choice of high speed and high resolution data converter. In the pipelined ADC, SHA and the first stage is the key of whole system. And it deciedes the chips resolution and consumption. This paper dedicates the related technologies study for the front stage of high-speed high-resolution pipeline data converter. Firstly, the status of academic and industrial research for high performance data converter is introduced. To deal with these non-ideal effects, exiting solutions and key technologies are studied and summarized. On this basis, this paper based on TSMC 180nm technology designed a 14 bit resolution, 250MHz sampling rate high performance pipeline data converter. And the circuit optimization and innovation for the front stage includes: (1) A new front stage timing scheme. The aperture error caused by the signal path can be effectively reduced, with dynamic comparator, without increasing the clock pulse. Since the dynamic comparator is used, the power consumption is greatly reduced. (2) According to the circuit offset, power consumption and noise, etc., the front stage is optimized for the resolution. (3) Design the adjustable gain OPAMP, depending on the characteristics of the process corners, to maintain good linearity under different conditions. (4) Design adjustable threshold voltage circuit, eliminating the comparator offset by threshold voltage compensation. Finally, the whole chip circuit design and layout is completed. This chip is supplied by 1.8V. The overall data converter area is approximate 2mm 3mm, and the core area is 2mm 0.7mm. At 30MHz input signal, with extracting the parasitic capacitance, simulation result shows that 12.29 bit effective resolution, 90.08dB SFDR, 75.76dB SNDR. At 118MHz input signal, 12.07 bit effective resolution, 84.77dB SFDR, and 74.44dB SNDR. Simulation results show that the circuit can meet the design requirements.Another aspect of this paper is the measure results of the 10bit 120MS/s pipeline data converter (first chip) and the 14bit 250MS/s data converter (second chip). Since the sampling rate of the first chip is lower, logic analyzer is used to measure. When the input signal is at 4.9MHz, the resolution can reach 8.9bits, SFDR of 74dB, SNDR of 55.34dB. The design of the first chip is compatible with AD9218, and the performance is better than AD9218, such that it has commercial value. The sampling rate of the second chip is higher, and LVDS+FPGA is used to measure this chip. When the input signal is at 15.5MHz, without calibration, the SNDR can reach 67.75dB and SFDR of 82.43. After calibration, the SNDR can reach 68.54dB and SFDR of 95.11dB for the second chip.Key words: high-performance; low-power; SHA-less; aperture error; measurement method目录目 录第1章 引言11.1 课题背景及意义11.2 模数转换器研究现状及应用21.2.1 模数转换器研究现状及应用21.2.2 流水线模数转换器研究现状及典型应用51.3 本研究主要贡献及文章组织架构61.3.1 主要贡献61.3.2 组织架构7第2章 流水线型模数转换器基础82.1 性能指标82.1.1 静态指标82.1.2 动态指标92.2 流水线型模数转换器工作原理及基本结构112.3 非理想特性122.3.1 时钟抖动122.3.2 运放非理想误差132.3.3 比较器失调误差142.3.4 余差增益误差15第3章 高性能流水线模数转换器前端关键技术研究173.1 前端电路系统架构173.1.1 无采样保持电路结构173.1.2 第一级电路分辨率选择183.2 前端电路时序223.3 相关单元电路28第4章 高速高精度流水线模数转换器的设计及实现324.1 系统设计324.1.1 模数转换器设计指标324.1.2 芯片整体结构设计334.2 电路级设计344.2.1 噪声分析344.2.2 增益可调运放设计374.2.3 动态比较器424.2.4 配合校准技术的模拟电路改进44第5章 整体电路仿真及版图设计465.1 运放仿真结果465.3 系统前仿真结果485.4 版图设计及优化495.4.1 版图设计495.4.2 版图优化515.5 电路后仿真结果52第6章 流水线模数转换器的测试及分析546.1 高速流水线模数转换器测试方法546.2 10bit 120MS/s 流水线模数转换器测试546.2.1 芯片测试方案546.2.2 测试结果556.3 14bit 250MS/s 流水线模数转换器测试586.3.1 芯片测试方案586.3.2 测试结果59第7章 总结及展望617.1 论文总结617.2 工作展望62参考文献63致 谢66声 明67个人简历、在学期间发表的学术论文与研究成果68第1章 引言第1章 引言1.1 课题背景及意义随着集成电路技术的迅速发展，从1950年初期数字固态电子的到来，数字处理能力开始了突飞猛进的进步。摩尔定律（Moores law）预测晶体管的数量会以每两年增加一倍的速度在增长。而近年来，从技术角度上来看，随着工艺水平不断进步，当最小尺寸达到纳米数量级，材料的物理、化学性能将发生质的变化，使现行工艺的半导体器件不能正常工作，摩尔定律也即将走向尽头。这更进一步推进了数字集成电路的发展，并且由于其能够忍受较大的噪声、具有良好的可编程性、容易自动综合以及高的集成度和越来越便宜的主要趋势，使现今的集成系统中，大部分信号处理、存储和传输集中在数字模块中。虽然如此，自然界的信号和人类的感知，如图像、压力、温度等都是以模拟信号为主。因此，人们需要模数转换器将自然界的连续变化的信号转换为对应的数字信号，输送给后续数字集成莫款进行处理。伯克利大学教授Paul R.Gray提出了硅概念蛋，如图1.1所示1。在自然界信号，如声音、图像、温度等和数字处理及存储模块之间隔着一层薄薄的蛋壳，而这层蛋壳所代表的就是模数转换器。图 1.1 硅概念蛋图模数转换器的典型系统产品主要分为三大类：消费产品、通信产品和图像产品。其中，消费产品包含各类音频、视频以及光存储产品，即人们熟知的音频播放器（MP3/5，Ipod）、FPD TV、蓝光产品、DVD等。高性能的模数转换器常常被用于各类通信、雷达系统以及医疗等领域，例如蜂窝基站、图像扫描仪器等。图1.2为千兆以太网（Gigabit Ethernet）的系统架构图，模数转换器位于模拟滤波器之后，为数字处理模块提供量化后的信号。图 1.2 千兆以太网系统结构图不同的应用中，对模数转换器的性能要求也不尽相同。设计者需要根据用户需求在模数转换器精度、速度和功耗之间做合理的折衷。面对高集成度高性能的SOC系统，高性能数据转换器的研究是非常有意义的。1.2 模数转换器研究现状及应用1.2.1 模数转换器研究现状及应用随着越来越先进的工艺技术，模数转换器的性能也不断提升，其发展的主要趋势为速度越来越快、精度越来越高以及功耗越来越低。模数转换器的几种常见构架主要包括：专门处理高速信号的闪烁（FLASH）模数转换器、高分辨率的过采样（SIGMA-DELTA）模数转换器以及逐次逼近型（Successive approximation,简称SAR）模数转换器和流水线型（PIPELINE）模数转换器。美国斯坦福大学教授Boris Murmann在ISSCC 2013 Trend发表了其总结的由1997年到2012年ISSCC中模数转换器的研究情况2。图1.3为数据转换器的信噪失真比（SNDR）与输入信号带宽的关系。图中显示模数转换器处理的信号频率可以从100KHz到1GHz，这意味着其处理信号的速度最高可达到2GHz甚至更高，信噪失真比最高也达到了90dB以上。从点阵的密度我们可以发现，模数转换器正不断向高速和高精度的方向挑战。FLASH模数转换器所能处理的输入信号带宽最高，但其分辨率相对较低。而SIGMA-DELTA模数转换器可以则能够达到更高的分辨率，但其输入信号带宽一般都比较底。而PIPELINE和SAR结构则介于前面两种转换器之间，能够同时达到较高的速度和精度，因而也成为近几年研究的热点。现今的FLASH模数转换器中，最具有代表性的是由博通公司在2013年ISSCC发表的一款分辨率为6位，信噪比为33dB,采样率为10GS/s的FLASH模数转换器。这一款主要应用于10G以太网的芯片，功耗只有0.24W3。同样，另外一款2008年ISSC中发表的FLASH模数转换器分辨率为6位，信噪比为27dB，采样率可以达到24GS/s，功耗只有1.2W。这款高速模数转换器主要应用于光通信领域4。图 1.3 模数转换器带宽与信噪失真比关系SIGMA-DELTA模数转换器由于具有过采样以及噪声整形的特性，其转换速度相对较低，但信噪比可以达到非常高的水平。例如，在2013年JSSC中所发表的分辨率为15位，采样率为12MS/s的SIGMA-DELTA模数转换器，信噪失真比高达89.9dB5。这款应用于MEMS麦克风或是感测应用例如手势识别的数据转换器由于使用了Inverter-Based的积分器取代传统OP-Base的积分器，功耗只有140uW。另一款发表于2013年ISSCC的SIGMA-DELTA模数转换器分辨率为20位，采样率为25S/s，信噪比高达119.8dB，而其功耗只有6.3uW。这款芯片则主要应用于仪器仪表中，例如电桥传感器的读数电路或者只能传感器中6。由于SAR模数转换器除了比较器之外，其余架构基本由数字电路组成，所以，只要采用先进的工艺，可以达到非常快的速度及非常低的功耗，SAR模数转换器是所有结构中最节省功耗的架构。而在另一方面，通过反馈控制降低噪声、过采样、chopping、dithering等电路技术， SAR模数转换器在保持低功耗的基础上，正努力向高速和高精度方向发展。以高速为主要发展方向的SAR模数转换器最具代表性为STMicroelectronics于2014年在ISSCC中发表的分辨率为6位，采样率为10GS/s的芯片。其主要应用于有线通信，功耗为32mW7。高精度为主要发展方向的SAR模数转换器以荷兰埃因霍芬理工大学在2014年ISSCC所发表的14位，79dB信噪失真比的芯片最具代表性，其功耗只有1.37uW，主要应用于云网络自主无线传感器节点，特别是传感器读出接口，例如生物电势信号、环境信息或交互式多媒体8。图 1.4 模数转换器能源效率与信噪失真比关系图 1.5 模数转换器能源效率与采样频率关系图1.4和图1.5展示了自1997到2012年间，发表在ISSCC中各类数据转换器的能源效率与奈奎斯特频率下信噪失真比之间的关系，以及能源效率与采样频率之间的关系。不难看出，随着数据转换器分辨率和信号处理速度不断提高，其功耗也随之升高。在图1.4中，SAR模数转换器主要分布在低中分辨率的区域，并且其每个转换步骤所需要的能量非常低，且距离虚直线非常近，甚至已经超越。流水线型数据转换器则能够达到较高分辨率，但是其能源消耗较大。因此，低功耗成为流水线型数据转换器目前研究的主要目标之一。图1.5中，SAR模数转换器仍然在功耗方面表现出较强的优势。而流水线型模数转换器在保持高性能转换的同时，也不断挑战更低的功耗。1.2.2 流水线模数转换器研究现状及典型应用如1.2.1节分析，流水线型模数转换器能够兼顾高分辨率和高速度的特点，成为近年来工业和学术界研究的热点之一。数据转换器整体发展趋势是高性能和低功耗转换，对于流水线型模数转换器来说，一个特别重要的发展方向是在保持高性能转换的前提下，实现低功耗的性能。为了降低模数转换器的功耗，需要在架构、时序、单元电路等方面进行综合研究与优化。其中，在系统架构设计上，可采用数字辅助设计、无采样保持前端电路技术（SHA-less）、电路级间缩减技术（Scaling down）、电容及运放共享技术等；在时序上，通过优化，尽量减小运放建立时间的损失，进而降低运放带宽的设计要求；在单元电路上，采用低功耗的运放和动态比较器。同时，为提高模数转换器性能，数字校准技术、多通路交织技术也被应用在系统中。近年来，工业界相继推出多款非常有竞争力的产品。例如著名的德州仪器公司（TEXAS INSTRUMENTS，简称TI）于2014年推出的ADC16DX370采用了双通交织技术，其分辨率高达16位，信噪比为69.8dB，在采样率为370MS/s时，功耗约为1607mW9。又如亚德诺半导体（ANALOG DEVICE，简称ADI）于2013年12月推出的AD9250同样为双通道流水线模数转换器，其分辨率为14位，信噪比可以达到70.6dB，采样率为250MS/s，功耗为711mW10。在学术界的论文方面，最具代表的则是2014年ISSCC中，由ADI团队发表的一款性能非常杰出的高速高精度数据转换器。其分辨率为14位，信噪比为69dB，采样率高达1GS/s，芯片功耗为1.2W11。或是同样在ISSCC 2014中，由Maxim Integrated公司团队和麻省理工学院共同发表的采样率为50MS/s，功耗为21.6mW的低功耗模数转换器。这两款流水线型数据转换器研究成果也同时验证了其发展方向为高性能低功耗转换。对于上述流水线模数转换器，由于其结构和性能特点，广泛应用于无线通信领域。例如上文提到的TI产品ADC16DX370主要应用于高频IF采样接收电路、多载波基站接收机及多样多模式多频段接收器中。以接收机为例，首先天线接收到射频信号，然后低噪声放大器对信号进行放大处理，然后再经过下变频和滤波处理，产生中频信号。此中频信号输送给模数转换器转换为数字系统可以处理的数字信号。应用在接收机中的模数转换器需要具备高精度和高转换速率两个性能。并且，数据转换器要具有较高的输入信号带宽及欠采样能力。虽然几年来无论从工业界还是学术界都不断有高性能的流水线模数转换器的相关产品和论文出现。但是，由于我国的集成电路产业起步相对较晚，很多技术发展还不太成熟。因此，挑战高速高精度的流水线模数转换器对现今国内的研究还是非常有意义的。1.3 本研究主要贡献及文章组织架构1.3.1 主要贡献在课题研究期间，本人对高速高精度流水线模数转换器进行系统调研，阅读和总结相关文献。针对高性能流水线模数转换器前端电路的要求和特点，着重从系统架构、时序优化和单元电路三个方面对电路进行设计和改进。主要贡献有：（1） 从整体系统结构方面考虑，实现高性能低功耗流水线前端电路。采用去除采样保持器结构，使系统功耗降低20%30%。第一级电路设计为4bit 结构，有效衰减后级电路的噪声和失真。采用数字校准技术，使电容取值从失配限制降低到噪声限制。（2） 针对高性能流水线模数转换器前端电路特点，配合无采样保持结构进行时序优化，基于TSMC 180nm工艺，在14bit 250MS/s流水线模数转换器电路中实现。此时序方案能够有效减小孔径误差并减小运放建立时间损失，从而提高了整体电路高频性能。（3） 单元电路方面，设计低功耗的动态比较器电路，并且，通过失调电压校准技术，能够进一步缩小比较器的尺寸，从而降低功耗。根据14bit 250MS/s流水线模数转换器的指标要求设计高带宽增益可调运算放大器。配置信号由SPI接口提供，保证运放增益可以根据工艺角变化进行相应调整。（4） 完成流水线模数转换器包括级电路、时钟电路等核心电路的设计和版图。对电路进行寄生电容提取，在采样率为250MS/s，输入信号为30MHz的情况下，SNDR最高可以达到95dB，核心电路功耗为160mW。验证了高速高精度无采样保持器的流水线模数转换器前端电路可行性。（5） 对组内另外两款流水线模数转换器进行测试（10bit 120MS/s 和14bit 250MS/s流水线模数转换器）。分别总结了利用逻辑分析仪和FPGA对数据转换器进行测试的方法。对于10bit 120MS/s流水线模数转换器，在输入信号为4.9MHz时，SNDR可以达到74dB，SFDR为55dB。性能明显优于同指标的商用芯片。另外一款，14bit 250MS/s流水线模数转换器，在采用前台数字校准的情况下，SFDR能够达到95dB，验证了校准方法的可行性。1.3.2 组织架构本篇文章主要分为七个章节。第1章主要描述了课题研究背景和意义，高速高精度流水线模数转换器的研究现状与典型应用。同时，也对本研究的主要贡献和组织构架进行了介绍。第2章概述了流水线模数转换器的工作原理及基本结构，同时介绍了模数转换器的静态和动态指标。并且总结了影响模数转换器性能的非理想因素。第3章基于高性能流水线模数转换器的角度考虑，分别从架构、时序和单元电路三个方面对无采样保持器前端电路电路进行研究。提出低功耗前端架构，总结并改进孔径误差消除技术和比较器失调电压消除技术，同时实现与之配合的单元电路。第4章主要从系统结构和电路结构两个层面介绍了基于TSMC 180nm工艺下，14bit 250MS/s流水线模数转换器电路的设计。其中系统结构主要介绍芯片的设计指标和整体模数转换器结构。电路结构分别从运放、比较器、时钟电路几个主要模块介绍了电路的实现。第5章的内容分为两部分，第一部分给出整体模数转换器的前仿真和后仿真结果，第二部分介绍芯片版图设计的相关考虑。第6章主要介绍了流水线模数转换器的测试方法，对组内已完成流片的两款芯片进行测试，总结测试结果。第7章对整篇文章及研究生阶段的科研进行总结，同时对后续工作提出展望。71第2章 流水线型模数转换器基础第2章 流水线型模数转换器基础第1章主要介绍了本课题的研究背景以及流水线模数转换器的研究现状和应用。现阶段在研究的模数转换器中，还面临很多技术上的挑战，如何解决这些问题成为芯片发展的关键。因此本章首先介绍衡量模数转换器的两个基本指标，即动态指标和静态指标。其次，流水线型模数转换器的工作原理和基本结构以及非理想特性也在本章进行描述。2.1 性能指标2.1.1 静态指标（1）非线性在各种应用设备中，除了电话编码解码器以外，大部分模数转换器的传输特性都近似一条直线。随着转换器分辨率的提高，输入输出的传输特性曲线阶梯宽度变窄，使其更加接近一条直线，对于理想的模数转换器，阶梯的宽度是相同的，因此，每一个台阶所造成的非线性是相等的。然而，对于实际模数转换器的传输特性，并不是每一个转换台阶宽度都相等，这种误差会进一步导致非线性。这种非线性由两种参数描述，即微分非线性（DNL）和积分非线性（INL），如图2.1所示12。图 2.1 静态指标示意图其中，微分非线性（DNL）是指去除其他非理想因素，（如增益误差），在传输特性曲线中，相邻两个转换电压之间的宽度与理想阶梯宽度之间的差值。微分非线性衡量了实际传输曲线中台阶宽度与理想值之间的偏差。当这种偏差大于1LSB时，将会导致某两个阶段的输入对应相同的数字码输出，即在传输曲线上 表示为丢失一个台阶，也就是造成模数转换器失码。定义理想传输曲线中台阶宽度值为，相邻两点转换电压为和，那么此处的微分非线性可以表示为： （2-1）将所有实际曲线与理想曲线台阶偏差的总和进行累加即为积分非线性度（INL）。（2）失调误差与增益误差图 2.2 失调误差与增益误差如图2.2所示，失调误差为实际转换曲线与理想转换曲线之间平移量。增益误差为实际阶梯中点连线斜率与理想值之间的差距。2.1.2 动态指标对应用于通信领域的数据转换器，积分和微分非线性并不能够完全衡量其性能。研究过程中通常采用的方式是在频率领域上进行信号和数据的分析处理从而获得更加准确的动态性能指标。通常动态性能指标的好坏由多种因素决定，如转换器的分辨率、采样和输入信号频率、时钟抖动和建立误差等。分析动态性能指标最常用的方法为对模数转换器的数据输出作快速傅里叶变换（FFT）。图2.3为模数转换器输出频谱图。图 2.3 模数转换器输出频谱图（1） 信噪比（SNR）信噪比是指信号功率与噪声功率之比。SNR中既包含在频宽范围内的量化噪声也包含电路元件产生的噪声，但是这其中不包含各种谐波失真信息。并且，对于最大信噪比与模数转换器有效位之间的关系可以表示为： （2-2）（2） 无杂散动态范围（SFDR）无杂散动态范围定义为最大信号分量功率与最大失真分量之间的功率比值。它是衡量模数转换器输出频谱纯净度的一个重要指标，即反应了芯片的线性度。无杂散动态范围的计算方式为： （2-3）其中，表示信号功率，表示最大失真谐波功率。（3） 信噪失真比（SNDR）信噪失真比是指信号功率与在频宽范围内由量化误差或是电路产生的噪声及失真功率总和之间的比值。通常可以表示为： （2-4）其中， 表示谐波失真功率。（4） FOMFOM是为判断模数转换器能量转换效率而定义的物理量。作为评断一个模数转换器优劣的标准，其数值越小转换效率越高。目前，常用的FOM值计算方法有两种，具体定义如式2-5和2-6表示。 （2-5） （2-6）其中，为模数转换器总功耗，为转换器所能达到的有效位，为采样频率，表示转换器的输出信噪比下降3dB时输入信号的频率。2.2 流水线型模数转换器工作原理及基本结构在数据转换器中，流水线结构和SAR结构主要应用于中高分辨率。不同于SAR结构的是，流水线型模数转换器不需要高时钟频率来达到高分辨率转换的目的。因此，在中高频采样率领域，流水线型模数转换器应用更加广泛。传统的流水线型模数转换器核心电路通常包含一个采样保持电路，多级数据转换电路以及最后一级FLASH量化器。通常每一级电路的分辨率为Nbit，为了给电路失调提供余量，通常设计为冗余r bit，因此，每一级电路的有效分辨率为（N-r）bit。单级数据转换电路包含余差增益电路及级内FLASH量化器。设计者可以根据工艺特点及设计指标确定每一级电路的分辨率。除此之外，一个完整的流水线型模数转换器系统还需要时钟产生电路为整个系统提供两相不交叠工作时钟，以及提供低抖动的时钟采样沿。片上参考电路提供准确的电流和电压参考，数字同步逻辑为调整输出数据的时序。图 2.4 级电路结构图图2.4为一个六级流水线型模数转换器结构图，其中，第一级分辨率为N bit。电路在两相不交叠时钟控制下工作。第一相时钟时，第一级电路输出本级Flash ADC量化的数字码，第二项时钟时，输入信号与本级量化数字码对应的模拟电压相减，放大电路对差值电压进行放大并输出本级余量误差。第一级电路进行采样时，第二级电路处于放大相，这样所有级电路处于交错工作状态。每一级电路输出的数字码由延时电路进行时序对正，最后输出整体模数转换器的量化结果。对于多级结构，虽然量化一个完整的数据需要多个时钟周期，但是由于流水线型模数转换器在每半个时钟周期各级都有数字码输出，因此系统的最大延时取决于单级电路的延时13。为了保证单级电路的线性度，要求余差增益电路为精确的N bit 量化，所以，运算放大器应该具有足够大的增益。由于运放的有限增益效应引起的电路功能性错误将在下一节进行介绍。2.3 非理想特性2.3.1 时钟抖动由于数据转换器的作用是定期对模拟输入信号采样并产生一系列量化值，在流水线模数转换器系统中，时钟的抖动会造成采样的误差，进而导致系统量化出现偏差，因此时钟的稳定性非常重要，并且决定了系统的性能。例如，在奈奎斯特区，当采样时钟的频率为100MHz时，350fs的时钟抖动能够使系统信噪比下降约3dB14。通常来讲，抖动是指时钟沿位置的变化，这种变化将导致数据转换器转换误差。对于正弦输入信号，当频率增加时，其斜率也随之增加，对应相同的时钟抖动造成的采样误差也就随之增加。图2.5为输入信号频率与时钟抖动之间的关系，假设输入信号频率为，采样误差具体可由式2-7表示： （2-7）随着数据转换器分辨率增加，其最小量化电压减小，那么，高分辨率的系统对时钟抖动的要求也就越高。式2-8定义了时钟抖动与系统信噪比之间的关系，根据设计目标，如果有效分辨率要达到11位，当输入信号频率为250MHz时，流水线模数转换器的时钟抖动应该小于254fs。 （2-8）图 2.5 误差电压与输入频率的关系需要指出的是，引入时钟抖动的主要因素包括电磁干扰、串扰和电源地噪声。为了减少这些因素的影响，需要合理的电路设计，恰当的版图及PCB布局。在初期设计阶段，设计者需要考虑模拟电源与数字电源分开处理，确保电源的稳定性。并且，尽量避免时钟走线与其他线路近距离并行。2.3.2 运放非理想误差（1）非线性增益误差运放在工作时，MOS管工作状态会随着输入信号摆幅变化进入饱和区边缘，这样导致输出电阻发生变化，即增益发生非线性改变，这种改变在大摆幅信号输入时表现更为明显。图 2.6 非线性增益误差对传输曲线的影响图2.6显示在输入接近满摆幅时，MDAC传输曲线斜率发生改变，同时这也将影响整个系统的动态性能。除此之外，运放的非线性也会引入系统的积分非线性。（2）有限带宽如果要求运放在特定的时间内完全建立，则需要其具有大的带宽。但是增加运放带宽的同时也会增加运放的功耗，因此，电路的速度和功耗是一对折衷参量。假设系统中电路为一个单级系统，那么它的闭环传递传递函数可以表示为： （2-7）其中表示系统采样电容，表示反馈电容，为运放单位增益带宽。那么，系统的在时域的阶跃响应为： （2-8）假设用于运放建立的时间为半个时钟周期，如果运放并未完全建立，则建立误差可以表示为： （2-9）为了保证数据转换器功能的正确性，运放的建立误差必须小于系统的最小量化电压，即1LSB。假设第一级电路的有效分辨率为n比特，那么为了实现N比特分辨率数据转换器，根据式2-9可以计算出，第一级电路中运放的单位增益带宽应该至少为： （2-9）考虑到系统时钟双向不交叠时间，以及运放大信号建立时间，运放实际用于小信号建立的时间应小于半个时钟周期。因此，设计者在对电路参数进行估算时，应该预留出一定余量，确保运放具有足够带宽。2.3.3 比较器失调误差图2.7为一个1.5比特级电路的传输曲线，其中，实线表示当比较器失调电压为零时，理想状态下的电路传输特性。虚线表示当比较器在和两个跳变点失调时，传输曲线跳变电平的位置发生平移，对应的输出电压值增大。当失调电压过大时，本级电路输出电压值将超出满量程范围，造成一部分电压丢失，整个系统失级，这将影响数据转换器的线性度。因此，通常将级电路设计成为冗余1位的结构，这样，能够保证当失调电压小于时，输出电压仍然处在满量程范围内。图 2.7 1.5 bit级电路传输曲线2.3.4 余差增益误差余差增益误差是指由级电路闭环增益不足或过高引起的误差。通常，引入余差增益误差的因素有运算放大器的有限增益和电容的失配。图2.8分别表示当系统闭环增益过小或者过大时，级电路传输曲线的状态。可以观察到，当增益过小时，模数转换器会出现输出数字码丢失的现象；同理，当闭环增益过大时，系统将出现重码现象。失码和重码都会影响转换器输出的静态特性，使DNL变差。一般，运放的有限增益效应和电容失配造成的误差能够通过数字校准算法进行校正。图 2.8 余差增益误差对系统的影响第3章 高速高精度流水线模数转换器技术研究第3章 高性能流水线模数转换器前端关键技术研究第2章已经对模数转换器的静态和动态指标进行了介绍，同时也讨论了模数转换器的一些非理想因素，这些非理想因素会严重影响模数转换器的性能。因此，为了消除非理想因素带来的模数转换器性能下降，本章分别对前端电路的相关技术作了调研和总结。并且从前端电路架构、时序和单元电路实现三个方面进行了总结和技术改进。3.1 前端电路系统架构3.1.1 无采样保持电路结构采样保持电路是离散时间系统的重要组成部分。通常，传统的流水线数据转换器前端包含一个采样保持放大电路。其系统结构如图3.1所示，它的作用是对快速变化的输入信号进行采样，并在一段时间内保持为固定值。这样，第一级电路的输入为保持以后的信号，降低了采样通路的设计难度，并且，在高频信号输入时，电路仍然能够表现出良好的性能。然而，由于采样保持电路中需要一个高带宽运放，因此其功耗约达到整体系统20%30%。同时，由于采样保持为系统的前端电路，并且其闭环增益为1，因此，它自身的噪声和失真将无衰减地等效到系统的输入端，严重影响模数转换器的性能。图 3.1 传统流水线模数转换器结构现今高性能流水线模数转换器设计中，常采用无采样保持结构，减小系统功耗的同时也能够减小噪声的影响。但是，去除采样保持电路后，由于输入信号直接由第一级采样通路进行处理，会产生孔径误差（aperture error）的问题。所谓孔径误差就是级电路中MDAC中的采样通路与FLASH量化器中的采样通路不匹配造成的采样误差。在级电路传输曲线中表现为比较器翻转电压位置改变，并且输出电压超出量程范围。误差在一定范围内时，可以通过级电路荣誉位校正。但是，孔径误差会随输入信号频率上升而增加，最终导致输出电压超出下一级电路输入端满摆幅范围，造成电路失码，整体系统表现为高频性能下降。所以，如何控制前端电路的孔径误差也成为高性能流水线模数转换器研究的重点之一，这将在下面的内容介绍。3.1.2 第一级电路分辨率选择流水线型模数转换器各级电路的分辨率影响整体系统的速度、功耗和面积等。而由于后级电路的噪声失真等因素等效到系统输入端时，缩减了前级电路的增益倍。因此，第一级电路的性能决定了整体流水线模数转换器的性能，那么，其分辨率的选择也是至关重要的1516。（1） 失调容限考虑 图 3.2 3-bit MDAC传输曲线图 3.3 3-bit（冗余1bit） MDAC传输曲线级电路分辨率决定了本级FLASH量化器中比较器最大失调电压的大小。图3.2为一个3比特MDAC传输曲线图，当比较器存在失调电压时，本级输出电压超出量程范围，使很大一部分输入电压值对应同一个数字码输出，一部分电压值丢失，造成失级。因此，此类级电路对比较器失调电压的容限值为0V。图3.3表示一个3比特冗余1比特的MDAC传输曲线图。在级电路中，人为将级间增益缩小一倍，这样本级输出电压范围从-Vref，+Vref缩小为-1/2Vref，+1/2Vref，当比较器出现失调时，输出电压能够有1/2Vref余量，防止因超量程而引起的失级。可以总结，比较器失调电压与级电路有效分辨率之间的关系为： （3-1）因此，在进行多比特级电路设计时，应同时考虑比较器的结构选择，以及失调电压优化。（2）版图面积考虑假设一个分辨率为N bit的模数转换器由k级组成，每一级分辨率为n，并且冗余x位，最后一级为n bit FLASH量化器。那么，系统总分辨率可以表示为： （3-2）所以，系统级数可以表示为： （3-3）假设模数转换器系统核心电路的面积为，每一级电路面积为，那么，二者的关系可以表示为： （3-4）流水线型数据转换器中，每一级电路主要包含MDAC和FLASH量化器两部分，而对于n bit级电路而言，其FLASH量化器由个比较器组成，因此， （3-5）用表示MADC与比较器面积之比，即，根据式3-3和式3-4可以计算出系统总面积与每个比较器面积的比值关系为： （3-6）式3-5表明，当单个比较器版图面积一定时，系统版图面积将随级电路分辨率升高成指数增长。经过计算，级电路分辨率在2bit到4bit时，版图面积能够保持在相对优化的值。（3）系统功耗考虑系统功耗和级电路分辨率之间的关系建模与版图面积和分辨率关系相似，因此系统功耗与比较器功耗的比值与级电路分辨率关系可以表示为： （3-7）那么，从系统功耗角度考虑，当每一级电路分辨率取值为2bit4bit时，总功耗达到最优值。而对于第一级电路而言，如果分辨率取值较小，级间增益相对较小，那么，对后级电路产生的失真，噪声的抑制能力也相对比较弱。因此，在运放带宽及比较器失调电压允许的条件下，可以将第一级电路分辨率设计为较大值。根据分析，级电路分辨率在2bit到4bit时，系统各项性能最优。对第一级电路，在比较器失调电压允许的情况下，可以尽量选择分辨率较大的值。这样，可以有效衰减后级电路引起的噪声和失真。在本设计中，前台数字校准技术应用于系统的前三级电路。根据其原理，需要测量传输曲线中每一个跳变点的台阶高度。考虑到电路实现的可能性，可使每一个