毕业论文——在FLASH模数转换器中数字解码器的研究

在FLASH模数转换器中数字解码器的研究摘要：我们研究了flash数模转换器中的数字解码器。实现解码器解码一个非常有吸引力的方法是基于wallace树结构来计算温度计码比较器的输出1的位置。这样一个ones-counter可以快速融入到全面的气泡纠错中。我们也提出应用折叠的方式来改善wallace树结构的解码器。这要生产一个面积更小的解码器和关键路径较短的电路,那就可能要设计一个比wallace树解码器功耗更低的解码器。在相同或者更少的硬件成本下，折叠式解码器还能够引入额外的气泡纠错电路,而wallace树解码器却没有额外的气泡纠错电路。这使得折叠解码器不仅能吸引高速的应用,而且至关重要的是在应用中的误码率低。1.引言高速模数转换器(adc)通常是以flash结构为基础的的123。在该类电路中，每个比较器都要连接一个基准电压,基准电压通常由T型电阻网络产生。比较器的输出信号要和锁存器相连，锁存器在每个采样周期间把稳定的数字信号0或1保存到输出。如果在比较器输入信号中输入电压大于基准电压，那么锁存器输出为1，否则输出为0。锁存器的输出模式相当于温度计码。通常要把温度计码转换为二进制代码，这个过程由(2N1)-to-N解码器来完成，如图1所示。图1：flash adc 对于低分辨率和低速的转换器来说，(2N1)-to-N解码器的输入信号的确是一个完美的温度计码。但是如果转换器提高了分辨率的话特别是特高了速度，那么转换器气泡错误率也会增大。主要因为这两个主要的错误源，代码中引入了气泡纠错中的0代码。第一个错误源是在比较器的有效采样周期内引入的不确定性。这是由于远端信号经过长距离的传播，使得在信号线和时钟线之间引入了时差。第二，比较器的稳定性和错误率，比如偏置，串扰，有限的频宽等也会导致气泡错误。2.背景2.1 ROM解码器温度计码解码的一个常见的方法是使用一个基于ROM结构格雷码或二进制编码器。通过使用m个比较器的输出信号和m+1个反相比较器输入信号的电路，来对ROM中m行进行编码。如果比较器m输出是1或者比较器m+1输出是0，那么ROM输出为1。在比较器反相输入端的地方，这也许可能通过2输入与门方式来实现。但是如果产生了气泡错误，这种解决方案会选择并联行进行编码，使解码器中会引入大量错误的输出。如果仅仅产生了一个气泡错误，这可以通过3与非门来纠错，如图2所示。如果他们由3bit的温度计刻度分开，这种解决方案会清除所有的气泡错误。图2：flash adc中的rom解码器ROM解码器解码方法的主要优点是设计简单明了。然而这是一个速度较慢功耗较大的解决方案。另一个缺点是当解码器增加速度时，会引入更多的气泡错误，这就需要更多比3与非门高级的纠错方案来纠错。这进一步减缓了解码器的速度，同时也增加了解码器整体功耗。2.2 运用ones-counter作为解码器温度计码转换二进制码解码器的输出是以格雷码和二进制码为代表的输入1的数量。当使用能给出和bit交换技术一样结果的ones-counter作为解码器，就使用了这种方法。当输出值是一个气泡纠错纠正的温度计码时，bit交换技术也需要一个温度计码解码器。用计数器计算的输出值是一个被译码后的二进制代码，它也适用于全局气泡纠错中。使用ones-counter作为解码器解码器解码方法的另一个好处是它能够根据ADC的速度要求，可能会通过压低速度换取低功率的方式来选择则合适的ones-counter拓扑结构。对于我们而言，我们要寻找一个能够高速运行应用的解码器。这意味着基于wallace树结构高速ones-counter是个明智的选择。如图3所示图3：4位flash adc 中的Wallace树结构解码器3.方法的对比使用ones-counter作为解码器可以直接通过用功率换取速度方式和且在选择合适的ones-counter/adder的拓扑结构方面来权衡速度和功率。因此这种方法比其它方法更有吸引力，如ROM解码器。在很大程度上讲，ROM解码器的功耗是在生产过程中设定的，而且ROM解码器在高级应用中的运行速度也会受限。我们进一步研究了不同的方法开发出了Matlab模型。假设在信号线和时钟线之间的时序差有高斯分布。假设输入正弦波，其中振幅峰值等于电压峰值等于频率峰值，通过在比较器输入中分布的电压偏移，来模拟时序差的影响。如图4所示，根据图4：比较器模型从图4可以看到，由于不匹配这个模型也能够用在包含比较器固有偏移中，其仿真结果如图5所示图5：在时钟线和信号线间不同解码器的有效位数是时序差的标准方差的一次函数如图5（a）-（c）所示的3输入与非门曲线对应于ROM解码器中的逻辑气泡纠错，而图2中3输入与非门常常用来抑制气泡错误。由于电平m和门m的输入电平m、m+1、m+2 ，门m的输出能生成校正的温度计码。从图5可以看出，ones-counter有效位数比其他解决方案相等或更高。因此，使用ones-counter提高ADC的性能。这就是为什么我们专注于ones-counter的原因，特别是wallace树结构解码器和对可能改进解决方案的探讨。4建议和改进在折叠FLASH ADC中，在不同的基准电压下通过使用相同的比较器减少硬件数量来实现我们的目的。这就是我们基于折叠wallace树结构解码器思路，如图6所示。图6：折叠后的wallace树解码器结构Wallace树和延迟时间的大小取决于增加的位的数量，即该树基级的宽度。这个思路是将比较器的输出分为2K个不同的区间，他们被多路复用来简化wallace树解码器，这样与之前相比较与1相比尺寸减小了。根据加法器单元的数量，其Xn和Cn分别是和 事实上，每个CN等于tXOR(tXOR等于一个XOR门的传播延迟)，因此这是一个FA全加器的传播延迟89。在我们看来，由于输出范围在2K个电平内，所需的加法器单元数也要增加，这时，并且设计树加法器前需要多路复用器，多路复用器的数量是2Nk，每个多路复用器的类型是2k-to-1三个2:1多路复用器可以建立一个完整的加法器，如图7所示，而且如果假设4:1多路复用器由三个2:1多路复用器和类似一个全加器的4:1多路复用器组成, 就必需的硬件成本而言他们具有相似的面积和功耗。图7 4:1的多路复用器这个解决方案如图7所示，但不是最理想的。虽然他们清楚地表明了我们使用折叠解码器的好处，但结果让我们有些悲观。全加器数量的新表达式是假定一个全加器的传播延迟是2 t XOR89，2:1多路复用器为1tXOR， 以tXOR为单位的关键路径要根据公式T CN=TXOR（4N3k6），Nk1来计算。在硬件数量和关键路径的长度来比较Wallace树解码器(k = 0)和折叠解码器的性能,如表1所示。表1 :一个8位flash ADC性能比较如表1所示，当使用折叠解码器时硬件数量显著减少了。通过和表1中的wallace树解码器对比，4级折叠解码器(k = 2)全加器的数量整体减少了50%以上。这很有可能转化为一种节能技术。表1也表明折叠解码器能够减短关键路径，从而表明我们提出的解决方案比wallace树解码器有潜在的速度优势。基于这个事实，我们的解决方案能缩短关键路径也可能权衡解码器速度和功率。每个设备也许速度降低了，这进一步降低了设备功耗。然而，必须注意的是在表1中不包括多路复用器控制电路的传播延迟。由于P j信号(在图6)是直接连接多路复用器控制输入信号，这并不影响在表1中2级折叠解码器结果。在4级的情况下,可以使用图8中的电路，这个电路被用在MUX结构控制电路中，这个电路是thermometer-to-binary(2位)解码器。 图8 多路复用器控制电路(k = 2)最坏的情况下，如果假定每个门的传播延迟等于tXOR，4层折叠译码器的关键路径是和2级折叠译码器一样的。但是硬件的数量更少了。与wallace树译码器相比，如果解码器进一步折叠，8级折叠译码器的多路复用控制电路(或更高版本)增加了很多关键路径，这导致电路速度会更慢。这就是我们为什么只考虑表1中2级或4级折叠解码器的原因。如果使用纠错电路，那么检测有效电平的或门(参见图6)是无用的。但是如果不使用气泡纠错的话，必须把或门包括在内。门的大小(输入的数量)取决于目前存在的泡沫错误的数量。更多泡沫的错误使我们必须要有一个更大的或门，以确保有效的校正电平是 (三输入用于图6)。但如果在相同的例子过程中发生不止一个泡沫错误的话，在全局气泡纠错中Wallace树译码器输出中会出现偏置误差。如果在应用中误码率的一个很重要的问题，那么在设计解码器之前就要必须增加一些额外的气泡纠错电路，导致了更长的关键路径和更高的功耗，从而增加了额外的硬件成本。使用我们的折叠解码器和只需用2 N-k级(多路复用器的输出)的气泡纠错电路会减少硬件的数量。因此, 和没有额外气泡纠错电路的wallace树译码器相比，使用有额外泡沫纠错电路的折叠解码器的硬件成本、关键路径和功耗可能会更低。这使得折叠解码器不仅能吸引高速的应用,而且至关重要的是在应用中的误码率低。5. 结 论我们的研究表明, 设计thermometer-to-binary编码解码器一个有吸引力的方法是使用ones-counter解码器。如果使用wallace树拓扑结构类型的解码器速度会很快，他们包含了全面的泡沫纠错电路。通过应用折叠，我们建议改进wallace树解码器，导致解码器面积更小和电路关键路径更短。这应该使设计一个比wallace树解码器更低功耗的解码器成为可能。在相同的或更少的硬件成本下折叠译码器还允许引入额外的泡沫纠错电路，至于wallace树解码器，它没有额外的泡沫纠错电路。因此，这使得折叠解码器不仅能吸引高速的应用,而且至关重要的是在应用中的误码率低。参考文献1 F. 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Chandrakasan an