数字逻辑设计与VHDL描述第2版参考答案第七章41-52.pdf

数字逻辑设计与VHDL描述 第七章 习题解 方怡冰 :吒 冫 函 n H兰 z :轻 咱 亻 J 够涕引 栌 C.Wl tPd %叻叻吵栌肜 D rr eo“ ,rol t t?ll s ertrty XT7 42,is port ( clk: in STD_LOGIC; x: in STD_LOGIC; Q: out STD LOGIC VECTOR (2 downto 0); z. orfr. STD_LOGTC); end; architectureXTT _42_arch of XT7 _42 is type Sreg0_type is (A B, C, E, D, F), signal Sreg0: Sreg0_type; begtn SregO_machine: procss (clk) begn if clkevent and clk : 1thell case Sreg0 is when A - Q Q : “ol o“; if X:0then Sreg0 : C, elsif X:1 then Sreg0 Q Q: nol 1“; if X:0the,n Sreg0 Q null; end case; diq dpoccs; Z+ Otu(Shcg0:A)ds Uvficn(sq0*B)dm Uwkr cndXn_42_erch x TGb . s1, h*tr,- S乙:j 犭 I9J够 免:勿I;卜 l | 丿俐 梯 /, 私 T entrty XT7_44 is port ( CLK: in STD_LOGIC; X: in STD_LOGIC; Z ouISTD_LOGTC); end; arclutecture X:f7 44 arch of XT7 4 ts 仃 : : 仃 l 彐 伍e n Sreg0 .: C; z if X:0then SregO .: C; z Il o 数字逻辑设计与 VHDL描述 第七章习题解 方怡冰 盯。 和 宀 诎 岍 面伤 %n免 %阢纡 %勿 丶 B% 锑 C/o 免 /o 睇 吖 q /。 ,/o s 愆 /p s 口 c 。/9 % $” % s r /o % 巧 ,/p c /p 轳 郓 S/9 s r /, l /o 讳 数字逻辑设计与VHDL描述第七章习题解 方怡冰 XT746 LIBRARY IEEE; Us E IEEE。s TD LOGIC l 164。ALL; Us E IEEE。s V_LOGIC UNs IGNED。ALL; 中 衤料 + 料衤 + + + 衤+ + 料中+ + + + + 屮料+ + 衤衤 ENTITY XT746Is PORT(CLK,Lo Ap ,A,B,c ,D:IN s TD亠o GIC; QA,QB,QC,QD:o UT s TD o GIC ); END XT7 46; + 屮中中 屮屮衤+ 屮中+ + + 屮 衤 杆衤屮中+ 衤中屮料屮中屮衤 ARCHITECTURE b e h a v OF XT746Is s IGNALABCD:s TD LOGIC VECTORr 3Do w NTo 0); s IGNAL CQI:s TD LOGIC VECTOR(3DOWNTo 0) =“0011“; BEGN ABCD认 注意输入预置信号的高低位定义 P PROCEs s (CLK,Lo AD,ABCD) BEGIN IF CLKVENTAND CLK=l THEN 检测时钟上升沿 I F L oA D tT H E N - 检 测是否允许计数 IF CQI“1100“AND CQI)=“0011“TIIEN C Q I ( = C Q I + l ; 允许计数 ELs E CQI(、 “00l l “; ENDI凡 ELs E CQI=ABCD; END IF; END IF; END PROCEs s P QA(=CQI(0);QB=CQI(l )QC(=CQI(2);QD(=CQI(3); 注意输出信号的高低位定义 END b e h a v ; QDCBA | l 脚啷 卜 QD 卜 BLQ 112 数字逻辑 设汁与 VHDL描述第七章习题解 方怡冰 XT747 将 UP DOWN作 异步控制信号时,F图 的输出信号在 UP DOWN上 跳变时发生异常 QBA 晦 将 UP 库略 平冰咔咔 咔 咔衤水艹衤衤咔咔咔咔 中衤艹衤崃 + 艹艹华咔艹 中屮艹 ENTITY XT747Is PORT(CLK,UP DOWNIN s TD LOGIC; QA,QB,QC o UT s TD OGIC ); END XT74 , k水 尔咔冰 衤平咔衤咔 衤咔咔咏衤, k咔水中中, k冰咔中咔咔 咔衤咔衤 衤H c ARCHITECTURE b e h a v OF XT747Is s IGNAL CQSTD上o GIC_ECTOR(2DOWNTo 0) =“000“; BEGIN P PROCEs S(CLK,UP DOWN) BEGN IF CLK吧VENT AND CLK=t l 】THEN IF UP DOWN= THEN IF CQI(“10I“ THEN C Q I ( = C Q I + 1 ; - 允 许计数 ELs E CQI(=“000“; END IF; ELs E IF CQI)“000“ THEN C Q I ( = C Q I l ; 允许计数 ELSE CQI=“101“; END IF; END IF; END IF; END PROCESs P1; QA(=CQI(0);QB(=CQI(l );QC(=CQI(2); END b e h a v ; 一 检测时钟上升沿 QCB人 晦 蜘 蜥 卜 QchL9 I13 DO N作 同步控制信号时,结 果正确 m | 数字逻辑 设计与 VHDL描 述第七章 习题解方怡冰 XT748 LIBRARY IEEE; Us E IEEE。s TD LOGIC l 164.ALL; Us E IEEE。s TD LOGIC UNs IGNED。ALL; 中 衤衤+ 衤衤中 + 衤衤 水水+ 衤衤衤 衤水衤 衤咔 衤咔咔衤 衤衤咔卡 ENTITY XT748Is PORT(CLK,CLR,ENIN s TD LOGIC; QD,QC,QB,QA OUT s TD_LOGIC ); END XT7 48; 咔 扌艹衤卡屮衤+ 咔 屮屮衤衤 咔屮中衤 咔H c屮艹艹 衤衤, k衤咔 衤咔中冰 水 ARCHITECTURE b e h a v OF XT748Is s IGNAL CQs TD LOGIC VECTORO DOWNT00); BEGIN Pl PROCESs (CLK,CLR,EN) BEGIN IF CLR彐r THEN c QI=“0000“; ELs IF EN=l THEN IF CLKIEVENT AND CLK=l 】 THEN 一 检测时钟上升沿 IF CQI(“11I0“THEN C Q I = C Q I 十l; 一 允许计数 ELs E CQI(=“0000“; END IF; END IF; ELs E CQI(=CQI; END IF; END PROCEs s Pl ; QA(=CQI(0);QB=CQI(l );QC(=CQI(2)QD(=CQI(3); 注意输出信号的高低位定义 END b e h a v ; 阝悻FQ悻 114 数字逻辑设计与 HDL描述 第七章习题解 方怡冰 XT749 一 帚 7 6N ; CLl ( 用元件例化方式,按 照上图电路描述,顶 层文件如下: LIBRARY IEEE; u s e IEEE。 s t d l o g i c _1164.a ; u s e IEEE.s t d _l o g i c a o t h 。a l l ; u s e IEEE.s t d l o g i c _u n s i g n e d 。 a ; 料 衤尔艹 衤+ 券9 c咔屮+ 尜衤 + 中艹 衤+ + + 衤衤衤衤中中屮+ ENTITY XT749Is PORT(CLKIN s TD_LOGIC; Q OUT s TD LOGIC VECTOR(7DOWNTo 0) ); END XT7 49; 衤 咔卡咔 衤 衤 咔衤衤屮 屮衤 衤衤 衤冰衤 咔衤衤衤衤 咔衤衤咔咔艹咔衤, k 衤 ARCHITECTURE b e h a v OF XT749Is SIGNAL CQSTD LOGIC_VECTOR(7DOWNT00); s IGNAL TEs Tl ,TEs Ts TD LOGIC; COMPo NENT V74X169PORT( c l k ,u p _d n ,l d l ,e n p _l ,e n t _r N s TD_LOGIC; d IN s TD_LOGIC_VECTORO DOWNTo 0); q o UT STD LOGIC VECTOR O DOWNTo 0); r c o o UT STD LOGIC ); END COMPONENT; 、 COMPONENT N AND2PORT(Xl .XIN s TD_LOGIC;Yo UT s TD LOGIC); END COM【PONENT; COMPONENT N亠AND3PORT(Xl ,X2,XIN STD_LOGIC;Y:o UT s TD_LOGIC); END COMPONENT 晖 叮 115 7416 数字逻辑 设计 勹VHDL描述第 乜章习题解 方怡冰 BEGIN Ul V74XI69PORT MAP(CLK,t l TESTl ,00i ,“0000“, CQI(3d o w n t o 0),XI); U N AND2PORT MAP(CQI(0),CQI(3),TEs Tl ); U3V74X169PORT MAP(TESTl ,l TEs T2,00,“0000“, CQl (7DOWNTo 4),l Xl ); U N AND3PORT MAP(CQI(4),CQI(5),CQI(6),TEs T2); Q(=CQl ; END b e h a v ; 其中V X169文件如下: LIBRARY IEEE; u s e IEEE.s t d l o g i c l 164.a ; u s e IEEE。s t d l o g i c a r i t h 。 a ; u s e I E E E 。 s t d l o g i c u n s i g n e d . a ; ENTITY v 74x 169Is PORT( c Ik ,u p _d n ,l d _l ,e n p l ,e n LIN STD LOGIC; d IN s TD LOGIC VECTORO DOWNTo 0); q o UT s TD LOGIC VECTOR C3DO 阀 NTo 0); r c o o UT STD LOGIC END V74X169; ARCHITECTURE v 74x 169b e h a v OF v 74x 169Is srcNAL iq: STD_LOGTC_VECTOR (3 DOWNTO 0); 9i4u,QL Rlo l, R(Oz t 9TD-Lo67C; BEGIN PROCEs s (c l k ,e n t l ,i q ) BEGN IF(c l k EVENTANp c l k =,l )THEN I F ld_ l= i0 T H E N iq( = D ; - 预置 ELs IF l e n Ll OR e n p l )J0THEN IF u p d n =l l TIIEN i q (=i q +1 力口 l ELs IF u p _d n =】0 THEN i q (=i q 1;一 减 l END IF; END IF; END IF; I F C q = 1 5 ) A N D ( e n L l 彐 A N D p d n 彐 1 讠T H E N o ( 彐0 ; - 加计数的 进位输出 ELs E r c o I(=l ; END IF; IF(咱 =0)AND(e n t 卩 0D AND l u p d n 彐 THEN r c o = l ;- 减 计 数 的 进 位 输 出 ELs E r c o F=:l I; END IF END PROCEs S; q 咱: 尸 C 9 扌 END v 74x I69b e h a v ; 舾 D丫 夕氵 116 u 数字逻辑 设计 Ij VHDL描 述第七章习题解 方怡冰 2输 入与非门文件如下: LIBRARY IEEE; Us E IEEE。STD LOGIC I164。ALL; Us E IEEE,STD LOGIC ARITH。ALL; ENTITY N AND2IS PORT( Xl ,XIN STD LOGIC; Y OUT STD LOGIC ); END N AND2; A RCHITECTURE NAND2b e h a v OF N AND2IS BEGN Y(=Xl NAND X2; END NAND2 b e h a v ; 3输 入与非门文件如下: LIBRARY IEEE; Us E IEEE。STD LOGIC 1164。ALL; Us E IEEE.s TD LOGIC ARITH。ALL; ENTITY N AND3IS PORT( Xl ,X2,Xr N s TD_LOGIC; Yo UT STD LOGIC ); END N y ND3; ARCHITECTURE NAND2b e h a v OF N AND3Is BEGr N Y(=No T(Xl AND X2AND X3); END NAND2 b e h a v ; 方法虽然很繁琐,但 体现了自顶向下设计的思想。 l 17 数字逻辑设 汁与VHDL描述第七章习题解 方怡冰 XT750 不 湃 乃 7_48修改 而 成 ,属性 能 描 述 方 式 ,方法 简 单 ,但优 化 率 不 如 数 据 流 描 述 方 法 : 库略 卡+ + 屮 咔平衤咔木+