试用上升沿触发的JK触发器设计一时序电路.docx

贵州大学课程设计报告课程名称： 试用上升沿触发的JK触发器设计 一时序电路系 部： 电气工程及其自动化 专业班级： XXX _小组成员：_XXX_指导教师： XXX _完成时间： 2010.1.11 报告成绩： 评阅教师 日期 数字电子技术基础课程设计报告一. 设计要求试用上升沿触发的JK触发器设计一同步时序电路，其状态如图下图： （1）要求电路使用的门电路最少 二.设计的作用、目的掌握JK触发器的原理。1 边沿JK触发器的结构与原理这种边沿触发器是利用门电路的传输延迟时间实现边沿触发的，电路结构如图1所示。这个电路包含一个由与或非门G1和G2组成的基本RS触发器和两个输入控制G3和G4。而且，门 G3和G4的传输时间大于基本RS触发器的翻转时间。设触发器的初始状态为Q = 0 、Q = 1 。 CP = 0时门B、 、G3和G4同时被CP的低电平封锁。而由于G3和G4的输出 P、 两端为高电平，门 A、 是打开的，故基本RS触发器的状态通过 A、 得以保持。 图1 边沿JK触发器CP变为高电平以后，门B、首先解除封锁，基本RS触发器可以通过B、继续保持原状态不变。此时输入为J=1 、K=0 ，则通过门G3和G4的传输延迟时间后P=0、 ，门A、均不导通，对基本RS触发器的状态没有影响。当CP下降沿到达时，门B、 立即被封锁，但由于门G3和G4存在传输延迟时间，所以P、的电平不会马上改变。因此，在瞬间出现A 、B各有一个输入端为低电平的状态，使 ，并经过 使Q = 0 。由于G3的传输延迟时间足够长，可以保证在P点的低电平消失之前 Q 的低电平已反馈到了门A ，所以在P点的低电平消失以后触发器获得的1状态将保持下去。经过G3和G4的传输延迟时间后， P 和 都变为高电平，但对基本RS触发器的状态并无影响。同时，CP的低电平已将门G3和G4封锁，J、K状态即使再发生变化也不会影响触发器的状态了。2 特征表和特征方程触发器稳定状态下J、K、 、 之间的逻辑关系如特征表所示。J KQnQn+10 0000 0110 1000 1101 0011 0111 1011 110特征表由特征表可得出特征方程：Qn+1 = JQn + KQn3 状态转换图和时序图边沿JK触发器的状态转换图和时序图如图2所示。图(a)为状态转换图，图(b)为时序图，边沿JK触发器在给定输入信号J、K和CP的作用下，Q1端输出为触发器时钟的动作沿是上升沿和Q2端输出为下降沿的波形。 (a) (b) 图2 边沿JK触发器的状态转换图时序图3.,逻辑符号边沿JK触发器分上升边沿和下降边沿两种，它的逻辑符号如图3所示，CP端有空心圆符号的是下降边沿，无空心圆符号的是上升边沿。 (a) 上升边沿 (b) 下降边沿 图3 边沿JK触发器的逻辑符号4. 集成边沿JK触发器(1)TTL集成边沿JK触发器图4.21(a)是TTL集成边沿JK触发器74LS112引出端功能图。(2)CMOS集成边沿JK触发器图4 (b)是CMOS集成边沿JK触发器CC4027引出端功能图。 (a) (b)5.逻辑符号2.特征方程时序逻辑电路的分析和设计分析步骤：1、 写出驱动方程（激励）2、 每一级的状态转移方程；3、 画出状态转移图。4、 检查自启动情况。5、 写出电路功能。6、 画出电路设计步骤1、 建立原始状态图和状态表2、 状态简化（个人意见，这是数字电路设计中很麻烦的一步）3、 状态分配（状态编码）4、 选择存储器的类型，去定存储电路的激励输入5、 求输出函数6、 画逻辑图7时序逻辑电路的特点：任一时刻输出状态不仅取决于当时的输入信号，还与电路原来的状态有关。因此时序电路中必须含有存储器件。8时序逻辑电路的设计步骤一般为：设计要求原始状态转换图状态化简状态编码&触发器选择激励表或状态方程激励方程/输出方程自启动检查逻辑图。9描述时序电路逻辑功能的方法有逻辑方程组、状态表、状态图和时序图等。10时序逻辑电路的分析步骤一般为：逻辑图时钟方程异步）、激励方程、输出方程状态方程状态转换表状态转换图和时序图逻辑功能。三.设计的具体实现1 系统概述触发器： 触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。 同步JK触发器信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，信号输入端，低电平有效。将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程： 特性表 状态图波形图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。集成同步D触发器 POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。主从JK触发器 将代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：主从JK触发器没有约束。特性表时序图逻辑符号 电路特点主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。输入信号J、K之间没有约束。存在一次变化问题带清零端和预置端的主从JK触发器 RD=0，直接置0 SD=0，直接置1带清零端和预置端的主从JK触发器的逻辑符号 集成主从JK触发器 与输入主从JK触发器的逻辑符号 主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。边沿JK触发器CP下降沿时刻有效边沿JK触发器的逻辑符号 边沿JK触发器的特点 边沿触发，无一次变化问题。功能齐全，使用方便灵活。抗干扰能力极强，工作速度很高。集成边沿JK触发器 74LS112为CP下降沿触发。CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS0JK触发器： Qn+1=JQn+KQn D触发器： Qn+1=D T触发器： Qn+1=TQn+TQn T触发器： Qn+1=Qn 同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。时序电路的特点： 逻辑电路分为两类：一类是组合逻辑电路，另一类是时序逻辑电路。在组合逻辑电路中，任一时刻的输出仅与该时刻输入变量的取值有关，而与输入变量的历史情况无关；在时序逻辑电路中，任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况有关。 与组合逻辑电路相比，时序逻辑电路有两个特点：第一，时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成；第二，存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。组合逻辑电路的输出除包含外部输出外，还包含连接到存储电路的内部输出，它将控制存储电路状态的转移。 时序电路的分类同步二进制加法计数器异步二进制加法计数器 时序电路按输出信号的特点又可以分为米里（Mealy）型和摩尔(Moore)型时序电路两种。Mealy型时序电路的输出函数为 Z= F（X，Q），即某时刻的输出决定于该时刻的外部输入X和内部状态Q，如图6-4所示的Mealy型串行加法器电路。在该电路中，ai、bi为串行数据输入，si为串行数据输出，si=ai+bi+ci-1，或si= ai+bi+Q。Moore型时序电路的输出函数为 Z = F（Q），如图6-5所示的Moore型串行加法器电路。在该电路中串行数据输出si=Q1。Mealy型串行加法器电路和Moore型串行加法器电路具有相同的逻辑功能，但Moore型串行加法器电路的输出比Mealy型串行加法器的输出迟一个节拍。 Mealy型串行加法器电路 Moore型串行加法器电路 时序电路的功能描述：1. 逻辑方程式2. 状态转移表 状态转移表也称状态迁移表或状态表，是用列表的方式来描述时序逻辑电路输出Z、次态Qn+1和外部输入X、现态Q之间的逻辑关系。 Mealy型时序电路状态表 Moore型时序电路状态表 Moore 型电路简化状态表3.状态图4.时序图即为时序电路的工作波形图，它以波形的形式描述时序电路内部状态Q、外部输出Z随输入信号X变化的规律， 其具体画法将在下面讨论 。 以上几种同步时序逻辑电路功能描述的方法，各有特点，但实质相同，且可以相互转换，它们都是同步时序逻辑电路分析和设计的主要工具。 同步时序逻辑电路的一般分析方法 根据逻辑图求出时序电路的输出方程和各触发器的激励方程。 根据已求出的激励方程和所用触发器的特征方程， 获得时序电路的状态方程。 根据时序电路的状态方程和输出方程， 建立状态转移表， 进而画出状态图和波形图。 分析电路的逻辑功能。 2电路分析与设计（小三号宋体） 有效状态有4个，故需两个触发器。设两触发器输出Q1Q0 , 则根据课本323页图题6.3.3可得状态表如图6-1（a） A Q Q Q Q /z010001101100/011/000/011/1 01/0 01/0 10/1 10/1根据状态表和JK触发器的激励表如表6-1（b） Qn Qn+1 J K 0 0 0 1 1 0 1 1 0 X 1 X X 1 X 0可得两触发器的激励函数和输出函数真值表如表6-1（c）。A Q QQ QZJ1 K1J0 K00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 0000100110 X1 XX 1X 00 X0 XX 0X 00 XX 00 XX 01 XX 00 XX 1由此真值表可画出下列卡诺图如图6-2（a）。由此真值表可画出下列卡诺图如图6-2（a）。Q Q 00 01 11 101XXXX 0 1 化简得： J1 = , K1 = 0 ; J0 = A , K0 = A , Z=A+根据上述驱动方程可画出逻辑电路如图6-2（b）。四心得体会及建议数电课程设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程.回顾起此次课程设计，至今我仍感慨颇多，的确，从选题到定稿，从理论到实践，在短短的两个星期的日子里，可以说得是苦多于甜，但是可以学到很多很多的的东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次数电课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做数电课程设计，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。 通过本次课程设计,我明白了一个道理:无论做什么事情,都必需养成严谨,认真,善思的工作作风.时间很紧，这一周又在忙碌中过去了，经过一周的数电课程设计，我从原先看见状态图就一头雾水到现在能够设计复杂的同步时序电路，并且能够实现电路的仿真与实物板的制作与调试，之间的巨大变化着实令人吃惊。但是这种进步来之不易，因为这期间我遇到了很多的困难，发现了很多的问题，正是在解决问题的期间我才慢慢地熟悉了数字电子技术基础的基础知识，才慢慢学会了如何去按照给定的要求设计出合适的电路，作出电路的实物并对电路进行调试。本次课程设计主要是运用本学期所学到的数字电子技术基础知识来设计一个符合要求的数字钟，本次设计不仅要求我们要掌握数字电子技术基础课程的基础知识，还要求我们对数字钟的各个组成部分的原理都有深刻的理解和掌握，本次课程设计最重要的是要求我们能够运用所学的知识将几种单元电路组合起来，并且能够根据给定性能指标求解电路中的参数，最后在实践方面还要求我们要有一定的动手能力.课设的这段日子真的是给我留下了很深的印象。我总结出，在每次课设中，遇到问题最好的办法就是请教别人，因为每个人掌握的情况都不一样，一个人不可能做到处处都懂，必须发挥群众的力量，复杂的事情才能